적절한 포획단면을 활용한 3차원 낸드 플래시 메모리에서의 새로운 GIDL erase 컴팩트 모델

Abstract

3차원 수직 channel 낸드 플래시 메모리는 bit density를 향상시키는 방향으로 진화되어왔다. 최근에는 3차원 낸드 플래시 메모리의 bit density를 더욱 향상시키기 위해 CMOS under array 구조가 사용된다. 이러한 구조에서는 GIDL(gate-induced-drain-leakage) erase 방식이 사용되는데, 이는 select 트랜지스터에서 발생하는 GIDL 전류를 통해 channel의 전위를 높여 cell을 erase 방식이다.

이 논문에서는 TCAD를 활용하여 기존에 제시된 GIDL erase 컴팩트 모델에 대한 검증을 시도하였다. 그 과정에서 컴팩트 모델에서 사용되는 포획 단면이 기존의 포획 단면과 다른 물리적 의미로 사용된 것을 확인하였다. 따라서, TCAD를 활용하여 컴팩트 모델을 적절히 검증하기 위해서는 적절히 변환된 포획단면을 사용하여야 하며 이번 연구는 이러한 변환 방법에 대해 설명한다.

또한, 검증된 컴팩트 모델이 실제적인 이슈들을 고려할 수 있도록 개선한다. Polysilicon channel로 인한 효과와 tapered angle로 인한 효과에 대해 평가하고 이를 포함할 수 있는 컴팩트 모델을 제시한다. 제시된 컴팩트 모델을 통해 분석한 결과, 동일 스택 내의 최상단 cell과 최하단 cell 사이에서 2.8V의 문턱전압차이가 발생하는 것으로 확인되며 이러한 차이는 channel의 직경이 작아질수록 더욱 커지는 경향을 나타낸다.

As the CMOS-under-array structure is used in 3D NAND flash memory to improve bit density, the gate-induced-drain-leakage (GIDL) erase method is being used. GIDL erase is a method of erasing the cell by increasing the potential of the channel by using the GIDL current occurring in the select transistor.

In this thesis, conventional GIDL erase compact model is validated using TCAD. In the process, it is confirmed that the capture cross section in the compact model is used in a physical meaning different from the existing capture cross section. Therefore, in order to properly validate the compact model, an appropriately converted capture cross section must be used. This thesis describes the conversion method.

In addition, the validated compact model is improved so that practical issues can be considered. An improved compact model is proposed in consideration of the effect of a polysilicon channel and a tapered angle. The analysis through the proposed compact model shows that a threshold voltage difference of 2.8 V occurs in the same stack, and this difference tends to increase as the radius of the channel decreases.