Improvement of RRAM Synaptic Array Using Silicon Nano-Tip Bottom Electrodes and Weight Rearrangement for Neuromorphic Applications

Abstract

Resistive-switching random access memory (RRAM) has been considered one of the most promising synaptic device candidates for neuromorphic systems due to its high memory capacity by using simple structures and multi-level storage. In particular, many studies have been conducted on the operation of an array having multiple RRAM synapses in off-chip driving. As research accumulates, large-scale integration and expansion of the number of driving synapses will inevitably occur, and it is necessary to focus on power consumption and wire resistance issues that take place in highly integrated array operation. In this study, two research directions were suggested. First, for lower power consumption, we fabricated a low-current device by scaling down the switching area. Area reduction is achieved by the anisotropic wet etching of the Si bottom electrodes (BEs). It is observed that the fabricated RRAM with the Si nano-tip BEs show 100~1000x lower current and ~10x lower current than conventional planar RRAM in a single device and array level, respectively. Second, to compensate for current distortion caused by wire resistance in a large-scale synaptic array, a weight rearrangement method is proposed for the improvement of inference accuracy. The accuracy improvement is evaluated by simulation considering the wire resistance and conductance values of a large-scale RRAM array. In the case of the multi-layer fully connected neural network for pattern recognition, ~8.62% average accuracy improvement at a critical level was achieved by weight rearrangement. Finally, the RRAM synaptic array operation is demonstrated experimentally to confirm the advantages of the two proposed ideas: silicon nano-tip BEs and weight rearrangement. By using 16 × 2 subarrays, which are parts of a 16 × 16 array, it was confirmed that the inference current becomes lower by the first idea and that the error between the calculated and measured current sum is reduced by the second idea. It is expected that higher inference accuracy achieved in this work will contribute to the implementation of a high-density large-scale RRAM synaptic array.

저항 변화 메모리 소자는 단순한 구조로 인한 고집적 가능성, 멀티레벨 동작 등의 특성으로 인해 뉴로모픽 시스템에서 시냅스 소자 및 어레이로써의 활용 가능성을 인정받아 관련 연구가 활발히 진행되고 있다. 특히 오프칩 구동에 있어 다수의 저항 변화 메모리 시냅스를 가지는 어레이의 동작에 대한 연구도 많이 진행되었다. 연구가 축적되면서 이러한 대규모 집적과 구동 시냅스 개수의 확장은 필연적으로 일어나게 될 것이고, 고집적된 어레이 동작에서 발생할 수 있는 전력 소모, 라인 저항 문제들에 대해서도 초점을 맞출 필요가 있다. 본 연구에서는 두 가지의 목표가 제시되었다. 첫째로 저전력 동작을 위해, 우리는 실리콘 하부 전극의 비등방성 식각 특성을 활용하여 스위칭 영역의 미세화를 통한 저전류 소자를 제작하였다. 제작된 나노팁 하부전극 구조의 소자는 일반적인 평판 구조의 소자 대비 단일소자는 약 100배에서 1000배 정도, 어레이의 경우 약 10배 정도의 전류 감소 효과가 확인되었다. 둘째로 대규모 시냅스 어레이에서의 라인저항에 의한 동작 왜곡 보완을 위해서, 가중치 재배열을 통한 추론 정확도 향상 방법을 제시하였다. 저항 변화 메모리 소자의 전도도 값과 라인저항 값을 활용하여 시뮬레이션으로 대규모 어레이를 구현하였고, 일반적인 상황과 가중치 재배열 적용 상황에서 추론 정확도를 도출하였다. 결과적으로 시뮬레이션에 사용된 패턴인식 네트워크에서는 유의미한 레벨에서 평균 8.62%의 정확도 향상이 웨이트 재배열에 의해 이루어졌다. 마지막으로 제작된 어레이에서 시냅스 동작 특성을 확인하고, 웨이트 재배열 효과를 검증하였다. 제작된 16 × 16 어레이의 부분 어레이인 16 × 2 어레이를 활용하여 측정한 결과 첫 번째 아이디어에 의해 저전류 동작이 되는 것과 두 번째 아이디어에 의해 전류 합 오차가 줄어드는 것을 확인하였다. 본 연구에서 제시된 방법은 앞으로 연구가 진행될 고집적 대규모 시냅스 어레이에 활용하였을 때 효과적인 개선을 불러올 것으로 기대된다.