Design of High-Speed Multi-Level Transmitter with Tomlinson-Harashima Precoding

Abstract

These growths of the hyperscale data center and the data traffic inevitably require an increase in transmission speed and bandwidth. Accordingly, the data rate per lane of various I/O standards increased rapidly over time. Also, multi-level signaling, such as pulse amplitude modulation (PAM), especially PAM-4, is widely adopted in many standards. In the case of multi-level signaling, a deg-radation in signal-to-noise ratio (SNR) is inevitable compared to NRZ signaling. In line with these trends, the channel loss also has increased as the year passes. In addition, the pre-cursor can increase as the portion of the rise/fall time in-creases, and it is necessary to remove it. In this regard, Tomlinson-Harashima precoding (THP), which can achieve SNR improvement, is introduced, and several variations to remove a pre-cursor using it are presented. High-speed multi-level transmitter (TX) introducing the feed-forward Tomlinson-Harashima precoding (FF-THP) are presented. The proposed FF-THP takes both advantages of the modulo-based equalization and the controllability over a pre-cursor. Moreover, the quantitative z-domain anal-ysis on channel response and the equalization parts of the THP, the FFE, and the FF-THP is conducted. A simple 1-pole channel with a pre-cursor is em-ployed to demonstrate the repercussions of a pre-cursor and the effectiveness of the FF-THP. From the analysis, the FF-THP offers the largest vertical eye margin (VEM) among the TX equalization methods when the channel has a pre-cursor or large ISI. The two high-speed multi-level TX adopting FF-THP were fabricated in 28 nm CMOS technology. The first chip is a 10 Gb/s PAM-4 TX with FF-THP. A modulo prediction engine (MPE) and FFE are designed in a 4-parallel structure, which is matched to a 4-phase clock generated by PLL. The FFE tap coeffi-cients are optimized to compensate for the 21-dB loss channel appropriately. The proposed FF-THP presents a wider horizontal eye margin and larger VEM than the FFE. The TX achieves 10 Gb/s PAM-4 with a power efficiency of 6.0 pJ/b and 4.05 pJ/b/ISI while compensating for 21-dB loss and occupying the active area of 0.0746 mm2. The second chip presents a 42 Gb/s PAM-8 FF-THP TX. The MPE and FFE in the synthesized digital block are designed and optimized to achieve a 16-parallel structure and high-speed operation while compensating for 7.7-dB channel loss. 16-phase clock is generated by RDAC-based digitally controlled delay line, and 1-UI pulse generator based 16-to-1 serializers are used to offer 14 Gbaud data. Source-series-termination-based 6-bit DAC driver offers 50 Ω matching with reasonable DNL and INL. These efforts have advanced the highest 3-bit/Baud TX data rate of 42 Gb/s and achieved power efficiency of 1.58 pJ/b, which is comparable to state-of-the-art TXs, with the active area of 0.0703 mm2. The effectiveness of FF-THP is verified in mathematics, simulation, and measurement result. Moreover, the digital-based equalization technique can take full advantage of process scaling.

하이퍼스케일 데이터 센터와 데이터 트래픽의 이러한 성장은 필연적으로 전송 속도와 대역폭의 증가를 필요로 한다. 따라서 다양한 입출력 표준의 레인당 데이터 속도는 시간이 지남에 따라 급격히 증가했으며, 또한 펄스-진폭-변조 (PAM), 특히 PAM-4와 같은 다중 레벨 신호는 많은 표준에서 널리 채택되었다. 다중 레벨 시그널링의 경우 영비복귀 시그널링에 비해 시그널-노이즈 비율 (SNR)의 저하가 불가피하다. 이러한 추세에 발맞춰 채널 손실도 해가 갈수록 증가했다. 또한, 상승/하강 시간의 부분이 증가함에 따라 pre-cursor가 증가할 수 있으므로 이를 제거할 필요가 있다. 이와 관련하여 SNR 개선을 이룰 수 있는 Tomlinson-Harashima precoding (THP)을 소개하고, 이를 이용하여 pre-cursor를 제거하기 위한 몇 가지 변형을 제시하였다. 피드 포워드 THP (FF-THP)을 도입한 고속 다중 레벨 송신기 (TX)가 구현하였다. 제안된 FF-THP는 모듈로 기반 등화의 장점과 pre-cursor에 대한 제어 능력을 모두 가진다. 또한 THP, FFE, FF-THP의 채널 응답 및 등화 부분에 대한 정량적 z-도메인 분석을 수행하였다. pre-cursor가 있는 간단한 1-극점 채널을 사용하여 pre-cursor의 영향과 FF-THP의 효율성을 보여주며, 분석 결과 FF-THP는 채널에 pre-cursor가 있거나 부호간 간섭이 큰 경우 TX 등화 방식 중 가장 큰 수직 아이 마진 (VEM)을 보였다. FF-THP를 채택한 2개의 고속 다중 레벨 TX는 28 nm CMOS 기술로 제작되었다. 첫 번째 칩은 FF-THP를 도입한 10 Gb/s PAM-4 TX이다. 모듈로 예측 엔진 (MPE)과 FFE는 PLL에서 생성된 4상 클록과 일치하는 4병렬 구조로 설계되었다. FFE 탭 계수는 21 dB 손실 채널을 적절하게 보상하도록 최적화되었다. 제안된 FF-THP는 FFE에 비해 더 넓은 수평 아이 마진과 더 큰 VEM을 보여준다. TX는 6.0 pJ/b 및 4.05 pJ/b/ISI의 전력 효율로 10 Gb/s PAM-4를 달성하는 동시에 21 dB 손실을 보상하고 0.0746 mm2의 활성 영역을 차지한다. 두 번째 칩은 42 Gb/s PAM-8 FF-THP TX이다. 합성된 디지털 블록의 MPE 및 FFE는 7.7 dB 채널 손실을 보상하면서 16 병렬 구조 및 고속 작동을 달성하도록 설계 및 최적화되었다. 16위상 클록은 RDAC 기반 디지털 제어 지연 라인에 의해 생성되며 1-UI 펄스 발생기 기반 16-to-1 직렬변환기는 14 Gbaud 데이터를 제공하는 데 사용된다. 소스 직렬 종단 기반 6-bit DAC 드라이버는 합리적인 DNL 및 INL과 일치하는 50 Ω을 가진다. 이러한 노력으로 42 Gb/s의 최고 3 bit/baud TX 데이터 속도와 0.0703 mm2의 활성 영역을 가진 최첨단 TX와 비교할 수 있는 1.58 pJ/b의 전력 효율성을 가진다. FF-THP의 유효성은 수학, 시뮬레이션 및 측정 결과를 통해 검증되었다. 또한 디지털 기반 등화 기술은 프로세스 스케일링을 최대한 활용할 수 있다는 장점이 있다.