Design of High-Speed PAM-4 Receiver with Nonlinearity Compensation for DRAM Test

Abstract

In this thesis, a design of high-speed single-ended PAM-4 receiver with adaptive nonlinearity compensating techniques for DRAM test is proposed. The receiver incorporates 3 parallel Cherry-Hooper continuous-time linear equalizers (CTLEs) and a 1-tap 9-coefficient adaptive decision feedback equalizer (DFE). CTLEs provide a variable gain with offset-canceling calibration. The DFE detects the level separation mismatch ratio (RLM) of the transmitted data and nonlinear distortion within the receiver analog front-end (AFE). The nonlinearity is compensated by simultaneously adapting 9 coefficients of the nonlinearity compensator. The proposed receiver is fabricated in the 40nm CMOS technology, occupying 0.236 mm2. Measured in a 7-dB loss channel, the PAM-4 receiver achieves a data rate 48-Gb/s while BER being less than 10-12. Figure-of-merit (FOM) is shown as 0.42 pJ/b/dB while exhibiting energy efficiency of 2.97 pJ/b.

본 논문은 DRAM 평가를 위해 적응형 비선형성 보상 기술을 포함한 고속 단일 종단 4단계 펄스 진폭 변조 수신기의 설계를 제안한다. 수신기는 3개의 병렬 체리-후퍼 연속 시간 선형 등화기와 1-탭 9-계수 결정 피드백 등화기를 포함한다. 연속 시간 선형 등화기는 오프셋 제거 계측을 포함하여 가변적인 이득을 제공한다. 결정 피드백 등화기는 전송된 데이터의 레벨 불일치 비율과 수신기 아날로그 전단의 비선형성 왜곡을 탐지한다. 비선형성은 비선형성 보상기의 9 계수를 동시에 적응하여 보상한다. 제안된 수신기는 40 nm CMOS 공정으로 제작되었고, 0.236 mm2를 차지한다. 7-dB 손실 채널에서 측정하여, 4 단계 펄스 진폭 변조 수신기는 48-Gb/s의 속도에서 비트 오류율 10-12 이하를 달성하였다. 성능 지수는 0.42/pJ/b/Db로 나타났고, 전력 효율은 2.97 pJ/b로 나타났다.