Design of Low-Power Transceiver for Memory Interface

Abstract

This thesis presents design techniques for low-power transceivers for memory interfaces. In terms of two trends to improve the bandwidth of the memory interface, fast-and-narrow and wide-and-slow, methods for minimizing power consumption have been studied. First, methods for optimizing the power consumption of the HBM interface are studied. A training sequence is introduced to efficiently optimize a large number of transceivers. The strengths of the drivers are calibrated and the refer-ence voltages of the samplers are adjusted through DC-based training. SBR-based training enables DQS alignment and FFE coefficient optimization in a much shorter time than 2-D eye monitoring methods. Through the training sequence, 8 PAM-4 transceivers are optimized within 1-ms and satisfies the BER < 10-12 even at low VDDQ. In addition, the proposed charge-recycling latch saves power con-sumption of samplers by 44.5% and enables high-speed operation by reducing decision time. With the help of the training sequence and the charge-recycling latch, the proposed HBM interface achieved 68.7-fJ/b/mm, which is the best en-ergy efficiency comparing to that of state-of-the-art memory interfaces, and the second best performance to that of recently published on-chip serial links. Second, methods of minimizing the area and power consumption of transmit-ters for high-bandwidth-per-pin memory interfaces are studied. The proposed PN-over-NP driver enables 50Ω matching without series resistors, reducing the area of the driver and saving the power consumption of the driver and pre-driver. In addition, the T-coil-combined edge-boosting equalizer eliminates unneces-sary current waste of the FFE to minimize power consumption when there is no transition, while maintaining output impedance at high frequencies to improve signal integrity. In addition, a CMOS-based clock error corrector that does not use passive elements is used to effectively calibrate a 4-phase clock using only a small area. Thanks to the proposed structures of the driver and the equalizer, the proposed transmitter achieves a power efficiency of 0.51pJ/b, which is the best compared to state-of-the-art single-ended transmitters including an equalizer. Area of the transmitter is 5008um2 including T-coil.

본 논문은 메모리 인터페이스를 위한 저전력 송수신기를 설계하기 위한 기술들을 제안하였다. 메모리 인터페이스의 대역폭을 향상시키기 위한 두가지 관점, 즉 채널 간격을 줄여 핀당 대역폭은 느리지만 전체 대역폭을 향상시키는 방향과 고전적인 송수신기와 마찬가지로 핀당 대역폭을 높이는 방향에서 소비전력을 최소화하는 방안들이 연구되었다. 먼저, 고대역폭 메모리 인터페이스의 전력 소비를 최적화하는 방안이 연구되었다. 많은 수의 송수신기를 최적화하기 위한 훈련과정이 도입되었다. DC 레벨을 활용한 훈련방법을 통해 드라이버의 출력 강도와 샘플러의 기준 전압 값이 조절된다. 단일 비트 응답(SBR)을 이용한 훈련은 이차원 모니터 보다 훨씬 짧은 시간 동안 클럭 정렬과 보상 계수 최적화가 가능하게 한다. 제안된 훈련과정을 통해 8개의 PAM-4 송수신기가 1ms 내에 최적화되어, 낮은 전압에서도 비트 에러율(BER)이 10-12 이하로 유지된다. 또한 전하-재활용 래치는 샘플러의 전력소비량을 44.5% 절약하고 판단시간을 줄여 고속 동작이 가능하게 한다. 훈련과정과 전하-재활용 래치의 도움으로 제안된 고대역폭 메모리 인터페이스는 68.7-fJ/b/mm의 에너지 효율을 달성하였고, 이 결과는 학계 최고 수준의 메모리 인터페이스와 최근 발표된 칩상 직렬 링크와 비교하여 가장 우수하다. 두번째로, 높은 핀당 대역폭을 전송하는 송신기의 면적과 전력소비량을 최소화하는 방안이 연구되었다. 제안된 PN-over-NP 드라이버는 직렬저항의 도움 없이 50Ω 정합이 가능하게 하여 드라이버의 면적을 줄이고 드라이버와 그 이전 단의 소비 전력을 절약한다. 또 T-코일-결합 에지부스팅보상기는 피드-포워드 보상기의 불필요한 전류낭비를 제거하여 신호 전환이 없을 때 소비 전력을 최소화하면서도 고주파수 대역에서 출력 임피던스를 유지하여 신호 무결성을 향상시킨다. 또한 수동소자를 사용하지 않는 CMOS 기반 클럭 오류 정정기를 사용하여 적은 면적만 사용하여 4-위상클럭을 효과적으로 보정하였다. 새롭게 제안된 드라이버와 보상기 덕분에 제안된 송신기는 0.51pJ/b의 전력 효율을 달성하였고, 이는 보상기를 포함하는 학계 최고수준 단일 종단 송신기들과 비교하여 가장 우수하다. 송신기의 면적은 T-코일을 포함하여 5008um2이다.