Ternary signaling 시스템의 구성과 구성에 따른 시뮬레이션 결과

Abstract

디지털 시대의 도래 이후 공정의 집적화와 최적화로 인해 CMOS 공정과 binary signaling을 이용하여 수신기와 송신기 사이의 전송 속도는 계속해서 빨라져 왔다. 초기 시대에서의 문제는 공정이 속도를 얼마나 지원해줄 수 있는지에 대한 것이었지만 현재는 상황이 다르다. 둘 사이를 연결하는 channel의 low-pass 특성으로 인해서 신호 손실이 많아지게 되었다. 이를 극복하기 위해 loss-less channel 특성을 가지는 optical을[1][2] 이용하는 방법이나 PAM4[3]같이 baud-rate를 절반으로 낮추는 대신 multi-level로 전송하는 방법이 도입되고 있다. Optical을 이용하는 경우 전기신호를 optical 신호로 전환하는 과정이 복잡하다는 단점이 있고 PAM4의 경우 지나치게 낮은 EYE height나 ISI에 의한 신호의 오염, 비대칭 EYE가 문제가 된다. 이에 본 논문에서는 Ternary signaling을 이용하여 비대칭 EYE를 극복하고 이를 통해 sampler 개수를 줄여서 저전력을 도모한다. 또한 ISI를 극복하기 위해 송신기와 수신기에 모두 equalizer를 사용해서 channel의 low-pass를 극복한다. 또한 ISI에 의한 오염을 최소화하기 위해 4B3T encoding/decoding[4]을 이용하여 최적의 효율을 달성한다. 또한 공정의 미세화에 의해 커져가는 sampler의 offset을 극복하는 방법도 소개한다.

Baud-rate are continuously increase through shrieked CMOS fabrication. But in these days channel quality is more important than process refinement because of channel's low-pass property. To overcome this property, loss-less optical channel is used and multi-level signaling is also widely adopted such as PAM4. In this paper, Ternary system is introduced to overcome disadvantages of binary and PAM4. Moreover, this paper suggests modeling simulation environment and results. Furthermore, architectures and simulation results of analog blocks also included.