A DESIGN OF CLOCKING SCHEME WITH WIDE-RANGE DUTY-CYCLE CORRECTOR FOR HBM PHYSICAL LAYER

Abstract

In various applications, performance depends on the duty cycle of the clock. As more and more applications require higher bandwidth, the demand for HBMs in memory is also increasing in memory. Therefore, it is necessary to develop not only the HBM but also the physical layer between the controller and memory. This paper will explain the design of this physical layer. Duty cycle distortion can occur when process and voltage changes or clock signals pass through the clock buffer. Various types of duty cycle compensators have been proposed. In order to have a wide operating range, it is better to compensate using half-cycle delay line (HCDL) rather than phase interpolation duty cycle compensator. To compensate for duty distortion, the half-cycle delay line of the traditional edge combiner type DCC with counter-based HCDL requires a large area and makes DCC unsuitable for applications operating at a wide range of frequencies. The proposed counter-based HCDL reduces silicon costs by repeating delay lines while maintaining the performance of existing DCCs. In addition, FSM blocks are designed for 34 cycles of training to operate efficiently over a 65nm wide range of motion. Measurement results using CMOS technology show that the duty cycle error is less than 0.89% in the 20-80% input duty cycle range for 50-1600 MHz. DCC consumes 2.11 mW at 1.6 GHz.

다양한 어플리케이션들에서는 클럭의 듀티 사이클에 의해 성능이 좌우된다. 높은 대역폭을 필요로 하는 애플리케이션이 많아짐에 따라 메모리에서도 HBM에 대한 수요가 증가하고 있습니다. 따라서, HBM 뿐만 아니라 컨트롤러와 메모리 사이의 물리 계층도 개발할 필요가 있습니다. 이 논문은 이 물리적 층의 설계를 설명할 것입니다. 듀티 사이클 왜곡은 프로세스 및 전압 변화 또는 클럭 신호가 클럭 버퍼를 통과할 때 발생할 수 있습니다. 다양한 방식의 듀티 사이클 보상기가 제안 되었습니다. 그 중에서도 넓은 동작 범위를 갖기 위해서는 위상 보간 방식의 듀티 사이클 보상기 보다는 HCDL(Half-Cycle Delay Line)를 사용하여 보상해주는게 성능에 좋습니다. 듀티 왜곡을 보상하기 위해 카운터 기반 HCDL이 있는 디지털 듀티 사이클 보정기(Digital Duty-Cycle Corrector) 종래의 에지 결합기 타입 DCC의 반주기 지연선은 넓은 면적을 필요로 하고, DCC를 넓은 범위의 주파수에서 동작하는 애플리케이션에 적합하지 않게 한다. 제안된 카운터 기반 HCDL은 기존 DCC의 성능을 유지하면서 지연선을 반복하여 실리콘 비용을 절감한다. 또한 34 사이클로 트레이닝을 진행할 수 있도록 FSM 블록을 설계하여65nm 넓은 동작 범위를 효율적으로 동작할 수 있도록 하였습니다. CMOS 기술을 사용한 측정 결과는 50-1600MHz에 대해 20-80%의 입력 듀티 사이클 범위에서 듀티 사이클 오차가 0.89% 미만임을 보여준다. DCC는 1.6GHz에서 2.11mW를 소비합니다.