Design of ADPLL with Proportional and Integral Gain Co-Optimization Technique

Abstract

Noise performance of a PLL is an important factor to consider when designing a PLL. The unwanted variation in the timing clock edges can deteriorate system performance. For high jitter performance, proportional and integral gain of a PLL should be an optimum value. However, it is hard to choose the gains in the design step due to limited information about the noise environment. Therefore, the optimum values of proportional and integral gain must be tracked adaptively. This thesis proposes ADPLL which can optimize proportional and integral gain adaptively. In this thesis, detailed analysis of the optimization technique is done. Based on the analysis, the optimization technique is validated for its effectiveness. Also, circuit implementations of PLL blocks are provided with detailed explanation. The proposed PLL generates 3.2GHz clock with 100MHz reference clock. Power consumption is 7.6mW at supply voltage of 1V. Integrated RMS jitter of 857fs is achieved. The proposed PLL was fabricated in 28-nm CMOS process and occupies an effective area of 0.033mm^2.

위상 고정 루프의 지터 성능은 위상 고정 루프 설계 시 고려해야할 중요한 요소다. 클럭 신호 엣지의 편차는 시스템 성능을 악화시킨다. 높은 지터 성능을 위해 위상 고정 루프의 비례 이득과 적분 이득은 최적값을 가져야 한다. 하지만 노이즈 환경에 대한 제한된 정보로 인해 설계 단계에서 최적값을 결정하기 어렵다. 따라서, 비례 이득과 적분 이득의 최적값은 실시간으로 주변 환경을 모니터링함으로써 결정되어야 한다. 따라서 본 논문은 비례 이득과 적분 이득을 실시간으로 최적화하는 디지털 위상 고정 루프를 제안한다. 본 논문에서는 최적화 기술에 대한 자세한 분석이 진행된다. 분석을 바탕으로, 최적화 기술의 효용성이 검증된다. 또한, 위상 고정 루프의 회로가 동작 원리와 함께 주어진다. 제안된 위상 고정 루프는 100MHz 레퍼런스 클럭을 통해 3.2GHz 클럭을 출력한다. 전력 소비는 7.6mW이며, 1V의 공급 전압을 사용한다. 20kHz에서 100MHz까지의 주파수 대역을 고려하였을 때 857fs의 RMS 지터를 갖는다. 제안된 위상 고정 루프는 28nm CMOS 공정에서 구현되었으며 0.033mm^2의 유효면적을 갖는다.