Design of High-Speed and Low-Power Internal Display Interface

Abstract

본 논문은 모바일 어플리케이션을 위한 내부 디스플레이 인터페이스에 대한 새로운 구조에 대해 제안하고 있다. 고사양의 디스플레이 구현을 위해 필요한 데이터 양의 증가와, 스마트폰의 제한된 배터리 용량을 고려하면 인터페이스는 고속 및 저전력 동작을 고려하여 설계되어야 한다. 첫 번째 프로토타입 설계에서는 10 Gb/s/lane으로 동작하는 송수신기가 제시되었다. 송신기에서는 모조의 직렬 변환기와, 2:1부호 간 간섭 완화 MUX 를 사용하여 좋은 전력 효율과, 부호간 간섭을 완화시켰다. 제안하는 직렬 변환기는 기존의 직렬 변환기보다 클럭 배분을 감소시켜 파워를 절약했고, 제안하는 MUX는 구성하는 tri-state inverter 내부의 플로팅 노드들을 미리 충전, 혹은 방전시켜 그전에 전송된 데이터의 정보를 없애 부호 간 간섭을 제거하였다. 수신기 단에서는 혼성 루프를 사용하였다. 먼저 디지털 루프를 활성화하여 주파수 추적을 한다. 주파수 추적이 끝나면, 아날로그 루프를 활성화하여 남은 주파수 에러와, 위상 에러를 제거한다. 디지털 루프를 사용하여 무제한의 주파수 추적이 가능하게 하였고, 아날로그 루프를 통해서는 edge용 직병렬 변환기와 디지털 루프 필터를 비활성화하여 좋은 파워 효율을 가져갔다. 프로토타입 칩은 28-nm CMOS 공정으로 만들어졌으며, 0.196 mm2¬을 차지한다. 그중에서 송신기, 수신기, 위상 고정 루프는 각각 0.026 mm2, 0.026 mm2, 0.026 mm2의 면적을 차지한다. 전체 송수신기는 1.23 pJ/b의 에너지 효율을 보였다. 두 번째 프로토타입 설계에서는, 활성화 모드에서는 더 빠른 주파수 추적을 할 수 있고, 비활성화 모드를 지원하며, 비활성화 모드 동안 전압 공급기의 전압 변화에도 원래 주파수로 빨리 복원하는 수신기가 제안되었다. 주파수 이득 곡선의 선형성을 활용하여 최초의 디지털 코드를 유한 공급장치를 이용하여 조정하였다. 그리고 디지털 루프 필터의 출력에 AND 게이트를 추가하여 빠르게 비활성화 모드로 들어갈 수 있고, 다시 복원할 수 있게 하였으며 아날로그 루프를 통해서는 좋은 지터 성능을 가져갈 수 있는 혼성 루프 클럭 복원 회로를 사용하였다. 또한 공급 전압 변화를 무효화 시킬 수 있는 회로를 추가하여 항상 일정한 전류가 흐르도록 하였다. 혼성 클럭 복원 회로와, 공급 전압 변화 무효 회로를 통해 비활성화 모드에서 공급전압의 변화가 생겨도 주파수 재추적 없이 빠르게 복원할 수 있었다. 프로토타입 칩은 28-nm CMOS 공정에서 제작되었으며, 0.089 mm2 의 면적을 차지하였고, 활성화 상태에서 0.99 pJ/bit의 에너지 효율을 보였다. 제안하는 빠른 주파수 추적 방식은 기존의 주파수 잠금될 때까지 시간인 3.02 μs 보다 더 빠른 0.37 μs의 주파수 잠금 시간을 달성할 수 있게 하였다. 비활성화 모드에서는 활성화 모드에 비해 80% 전력 감소를 보였다. 또한 비활성화 모드에서 공급 전압 변화가 최악으로 일어나도 활성화 되었을 때 주파수가 36 ns이내의 빠른 복원 시간을 달성할 수 있었다.

In this thesis, major concerns in the architecture of internal display interface are explained. Considering the limited battery capacity of mobile phones and the increasing amount of required data, the interface should be designed for both high-speed and low-power operation. In the first prototype design, a 10 Gb/s/lane transceiver is presented. In transmitter (TX), pseudo serializer and 2:1 ISI mitigating MUX are proposed to simultaneously mitigate inter-symbol-interference (ISI) and achieve power efficiency. The proposed serializer reduces the clock distribution of the conventional serializer to save power, and the proposed MUX pre-charges or pre-discharges the floating nodes of the tri-state inverter to eliminate previous information and mitigate ISI. In receiver (RX), a hybrid loop is employed, which is initially performed using a digital loop. After the frequency detection, the digital loop is deactivated, and the analog loop is activated to eliminate the remaining frequency and phase errors. By utilizing the digital loop, unlimited frequency detection is possible, and the analog loop can achieve better power efficiency due to deactivating the edge deserializer (DES) and digital loop filter (DLF). The prototype chip is fabricated in 28-nm CMOS technology and occupies an active area of 0.196 mm2. Each TX, RX and PLL occupies 0.026 mm2, 0.066 mm2, 0.012 mm2, respectively. The overall transceiver achieves an energy efficiency of 1.23 pJ/b. In the second prototype design, a 10 Gb/s receiver that is capable of fast frequency acquisition in the initial mode and recovering its operating frequency fast from the sleep mode under the supply voltage drift is proposed. The linear characteristic of the frequency gain curve is used to adjust the initial digital code using a finite-state machine (FSM). Furthermore, a hybrid CDR is em-ployed to support the fast entering and exiting of the sleep mode by adding AND gates to the digital loop filter, while offering good jitter performance by utilizing an analog loop filter. Also, supply voltage drift cancellation (SVDC) circuit is added to maintain constant current in the presence of supply voltage drift. Thanks to the hybrid CDR and SVDC, even if the supply voltage drift occurs during the sleep mode, the same frequency is recovered fast without frequency re-tracking. A prototype chip fabricated in 28-nm CMOS technology occupies an active area of 0.089mm2 with 0.99-pJ/bit energy efficiency in the active mode. The proposed fast tracking method achieves a frequency lock time of 0.37 μs, which is faster than the conventional frequency lock time of 3.02 μs. In the sleep mode, the power consumption is decreased by 80% in comparison to the active mode. Moreover, the measured results show that the frequency is recovered within 36 ns even if the worst-case supply voltage drift occurs during the sleep mode.