Design of High-Speed Multi-Phase Clock Corrector

Abstract

In this dissertation, an octa-phase clock corrector performing octa-phase error correction and duty-cycle correction operating at 8 GHz is proposed and examined with two prototype chips. An 8-GHz Octa-phase Error Corrector (OEC) employing a digital delay-locked loop (DLL) with a coprime phase comparison scheme is proposed. To alleviate timing constraint during the phase comparison, clock phases spaced in coprime to 8 is utilized, enabling up to a 64-Gb/s link operation. In particular, this prototype applies a 3T/8 spaced clock rather than T/8. In addition, by employing a clock-divided 5-bit selection scheme, a high-speed 8:2 multiplexer (MUX) operates seamlessly without glitches. To minimize a mismatch and calibration-induced jitter, a single shared phase comparator and a finite-state machine (FSM) for tracking the minimum total delay are employed. The test chip has been fabricated in the 40-nm CMOS technology in an active area of 0.0814 mm2. The core phase calibration loop consumes 10.8 mW at 8 GHz at a 0.9-V supply achieving a maximum residue phase error of 0.95 ps. In addition, another prototype is presented with an 8 GHz octa-phase clock corrector using a shared clock selector-based digital DLL. The corrector can be sorted by function: Octa-phase Error Corrector (OEC) and Duty-Cycle Corrector (DCC). The phase error is detected via the 3T/8 delay line and the duty cycle error is detected by exploiting opposite polarity edges in a differential clock without the use of an additional delay line. An Edge Converter (EC) is designed to match the edge propagation delay through an 8:1 MUX and an EC to achieve a high level of accuracy in duty-cycle calibration. Furthermore, to save power and area, a clock selector composed of a MUX and a logic generator is shared between the phase and duty-cycle error detection loops. The prototype chip has been fabricated in 40-nm CMOS technology and occupies an active area of 0.047 mm2. The total calibration power consumption of the corrector is 17.1 mW at a 1.0-V supply.

본 논문에서는 8 GHz에서 동작하는 옥타 위상 에러 보정 및 듀티 사이클 보정 을 수행하는 옥타 위상 클록 보정기를 제안하고 두 개의 프로토타입 칩을 사용하여 검토합니다. 서로소 위상 비교 방식과 디지털 지연동기루프 (Delay-Locked Loop)를 사용하는 8-GHz 옥타 위상 오류 교정기(OEC)를 제안합니다. 위상 비교 시 타이밍 제약을 완화하기 위해 8과 서로소 간격을 둔 클럭 위상을 활용하여 최대 64 Gb/s 링크 동작을 가능하게 합니다. 특히 이 프로토타입은 T /8이 아닌 3T/8 간격의 클럭 을 적용했습니다. 또한 클럭 분할 5비트 선택 방식을 채택해 고속 8:2 멀티플렉서가 끊김 없이 원활하게 동작합니다. 불일치 및 캘리브레이션으로 인한 지터를 최소화 하기 위해, 단일 공유 위상 비교기와 최소 총 지연을 추적하기 위한 유한 상태 머신 (FSM)이 사용됩니다. 테스트 칩은 0.0814 mm2의 활성 영역에서 40-nm CMOS 기술로 제작되었습니다. 제안하는 옥타 위상 교정 루프의 보정기능 0.9-V 공급에서 8 GHz에서 10.8 mW를 소비하여 최대 잔류 위상 오차가 0.95 ps를 보입니다. 또한 공유 클록 선택기 기반 디지털 DLL을 사용하는 8 GHz 옥타 위상 클록 보정기가 포함된 또 다른 프로토타입이 제공됩니다. 보정기는 다음과 같은 기능을 가지는 부분으로 분류 할 수 있습니다: 옥타 위상 오류 보정기(OEC) 및 듀티 사이클 보정기(DCC). 위상 오류는 3T/8 지연 라인을 통해 감지되며, 듀티 사이클 오류는 추가 지연 라인을 사용하지 않고 차동 클록에서 반대 극성 에지를 활용하여 감지됩니다. 에지 변환기(EC)는 8:1 MUX와 EC를 통한 에지 전파 지연을 일치시켜 듀티 사이클 보정에서 높은 수준의 정확도를 달성하도록 설계되었습니다. 또한 전력과 면적을 절약하기 위해 위상 및 듀티 사이클 오류 감지 루프 간에 멀티플렉서와 로직 제너레이터로 구성된 클럭 셀렉터를 공유합니다. 프로토타입 칩은 40-nm CMOS 기술로 제작되었으며 0.047 mm2의 활성 면적을 차지합니다. 보정기의 총 보정 전력 소비는 1.0-V 공급에서 17.1mW입니다.