Design of High-Speed PAM4-Binary Bridge for Memory Testing

Abstract

기계 학습 및 A/I와 같은 고성능 컴퓨팅 애플리케이션에는 높은 메모리 대역폭이 필요하다. 다단계 시그널링은 DRAM의 대역폭 요구를 충족시키기 위해 고려되고 있지만, 특히 대량 생산되는 DRAM 제품의 경우 상당한 인프라 구조 변경이 필요한다. DRAM 제조업체는 Non-Return-to-Zero 신호를 평가하기 위한 대규모 시설을 갖추고 있으므로 다중 레벨 신호 지원을 구현하려면 비용과 시간이 많이 소요되는 테스트 시설 변경이 필요하다. 이러한 문제를 해결하기 위해 저성능 테스트 장비의 입/출력 데이터를 고속 PAM4 신호로 변환한 다음 DRAM으로 전송하는 브리지 칩이 제안되었다. 첫 번째 칩의 경우 차세대 메모리 테스트를 위한 32Gb/s PAM4-바이너리 브리지가 제공된다. 브리지는 저속 NRZ 테스터를 사용하여 고속 PAM4 메모리를 평가하는 데 필요한 모든 기능을 통합한다. NRZ 테스터에서 브리지로 전송되는 저속 데이터는 Half-rate 클록제어를 통해 고속 PAM4 데이터로 변환되어 메모리로 전달되고 그 반대도 마찬가지이다. 접지 종단 PAM4 드라이버는 2-tap feed-forward 이퀄라이저로 출력 전류를 제어하여 단일 종단 출력을 제공하여 비율 레벨 불일치(RLM) 0.95를 달성한다. PAM4 수신기에서 오프셋을 최소화하기 위해 CTLE와 샘플링 래치로 구성된 2.76mV 오프셋의 오프셋 제거 회로를 사용하고 수신된 PAM4 신호의 수평 마진은 BER<10^-9에 대해 50% 이다. 브리지에 통합된 전체 디지털 PLL은 그래픽 메모리용 전달 클록으로 사용되는 4GHz WCK를 두 배로 늘린다. 카운트 기반 PAM4 아이 오프닝 모니터는 PRBS7 데이터 시퀀스를 사용하여 최대 아이 오프닝에 대한 최적의 코드를 찾기 위해 제안된다. 40nm CMOS 기술로 제작된 브리지는 1.6mm^2의 영역을 차지하고 132mW의 전력을 소모 한다. 두 번째 칩은 고속 PAM4 메모리/테스터 브리지에서 사용하기 위한 레벨 불일치 조정 기능이 있는 48Gbps PAM4 메모리 인터페이스를 제공한다. 브리지는 저속 NRZ 테스터를 사용하여 고속 PAM4 메모리를 테스트하고 검증하는 데 필요한 모든 기능을 통합한다. 레벨 조정이 가능한 PAM4 TX는 전압 모드 CMOS 드라이버로 설계되었으며 보정 회로를 통해 RLM을 개선한다. RX는 병렬 CTLE 및 1탭 DFE와 같은 이퀄라이저를 통해 10^-12 미만의 BER을 달성한다. 브리지는 핀당 48Gbps에서 작동하고 PAM4 메모리의 쓰기 및 읽기 모드에 대해 각각 1.85pJ/bit 및 2.97pJ/bit를 소비한다. 제안된 브리지는 2.13x1.098mm^2를 차지하며 40nm CMOS 기술로 제작되었다.

High-performance computing applications such as machine learning and A/I require high memory bandwidth. Multi-level signaling is being considered to meet the bandwidth demands of DRAM, but it necessitates significant infrastructure changes, particularly for DRAM products produced in mass quantities. In addition, DRAM manufacturers have large-scale facilities for evaluating Non-Return-to-Zero signals, so implementing multi-level signaling support would require costly and time-consuming test facility changes. A bridge chip has been proposed to address this problem by converting input/output data from low-performance test equipment into high-speed PAM4 signals, which are then transmitted to DRAM. For the first chip, a 32 Gb/s PAM4-Binary bridge for the next-generation memory testing is presented. The bridge incorporates all the required functions to evaluate a high-speed PAM4 memory using a low-speed NRZ tester. The low-speed data transmitted from the NRZ tester to the bridge are converted into high-speed PAM4 data through half-rate clock control, forwarded to the memory, and vice-versa. The ground-terminated PAM4 driver provides the single-ended output by controlling the output current with a 2-tap feed-forward equalizer, achieving a ratio level mismatch (RLM) of 0.95. To minimize the offset at the PAM4 receiver, the offset cancellation circuit with an offset of 2.76 mV consisting of a CTLE and sampling latches is employed, and the horizontal margin of the received PAM4 signal is 50% for BER<10^-9. An all-digital PLL integrated in the bridge doubles the 4 GHz WCK used as a forwarded clock for the graphic memory. The count-based PAM4 eye-opening monitor is also proposed to find the optimal codes for the maximum eye opening using the PRBS7 data sequence. The bridge fabricated in the 40-nm CMOS technology occupies an active area of 1.6 mm^2 and dissipates 132 mW. The second chip presents a 48 Gbps PAM4 memory interface with a level mismatch adjustment capability for a high-speed PAM4 memory/tester bridge. The bridge incorporates all the required functions to test and validate a high-speed PAM4 memory using a low-speed NRZ tester. The level-adjustable PAM4 TX is designed as a voltage mode CMOS driver and improves the RLM through a calibration circuit. The RX achieves BER less than 10^-12 through equalizers such as parallel CTLEs and 1-tap DFE. The bridge operates at 48 Gbps per pin and consumes 1.85 pJ/bit and 2.97 pJ/bit for the write and read modes of the PAM4 memory, respectively. The proposed bridge is fabricated in 40 nm CMOS technology, occupying 2.13x1.098 mm^2.