Design of PAM-4 Receiver with Baud-Rate Phase Detector

Abstract

본 논문에서는 보우-레이트 위상 검출 방식 (Baud-rate phase detection)을 이용하여 4레벨 펄스 진폭 신호 변조 기술 (four-level pulse amplitude modulation)을 사용한 시스템에서 사용될 클럭 및 데이터 복원회로 (clock and data recovery)를 설계하는 방법을 제안한다. 기존 방식들에서 발생하는 위상 고정 오류 (false lock)문제를 해결하는 새로운 방식을 제안한다. 안정적인 동작을 위해 데이터 전환 종류에 따라 다른 가중치를 인가하는 전환 가중 (transition-weighted gain) 기법을 제안한다. 위상 검출 특성 및 성능 분석은 이론적인 분석 및 측정을 통해 검증하였다. 40nm CMOS 공정을 이용하여 만들어진 칩은 64 Gb/s 에서 2.37 pJ/b의 파워 성능을 갖으며 비트에러율 10-11 이하 기준에서 문제없는 동작을 보여주었다. 위상 고정 문제를 해결하는 앞선 버전에 이어, 지터에 안정적인 동작을 할 수 있는 위상 검출기를 제안한다. 4레벨 펄스 진폭 신호 변조 기술을 사용함에 따라 다중 위상 고정 지점 (multi lock points)으로 인해 지터 측면에서 성능이 떨어지게 된다. 이를 해결하기 위해, 위상 검출기의 두 가지 출력 (early and late)에 다른 가중치를 두어 안정적으로 동작하도록 제안하였다. 이를 통해, 제안한 비대칭 가중 방식 (asymmetric-weighted technique)을 사용하지 않을 때보다 항상 더 나은 지터 특성을 보여줌을 보여주었다. 위상 검출 특성 및 성능 분석은 이론적인 분석 및 시뮬레이션 결과 그리고 측정 결과를 통해 검증하였다. 28 nm CMOS 공정을 이용하여 만들어진 칩은 40 Gb/s에서 66 mW의 파워를 소모하고 0.169 mm2의 면적을 차지한다. PRBS7 패턴을 이용하여 측정되었으며 제안하는 클럭 및 데이터 복원회로는 비트에러율 10-9이하 기준에서 문제없는 동작을 보여주었다.

In this thesis, design techniques of phase detection in clock and data recov-ery (CDR) are proposed. For the robust operation, a transition-weighted tech-nique assigning a different gain to detected transitions is utilized. The analysis of performances such as phase detection characteristics and jitter tolerance (JTOL) is provided and demonstrated by the measurement results. Furthermore, an asymmetric-weighted phase detector (PD) with a digital implementation is proposed for robust CDR operation when adopting multilevel signaling. At first, a programmable PD for the Baud-rate CDR in four-level pulse am-plitude modulation (PAM-4) quarter-rate receiver is presented using a transi-tion-weighted gain (TWG) technique. By assigning a different gain to the phase detection for each data-level transition, the TWG-based CDR (TWG-CDR) achieves stable CDR and jitter-tracking operation. An optimal phase detection transfer characteristic is obtained by assigning the highest weight on the 1-level data transition and the lowest on the 3-level transition. The proposed CDR fab-ricated in 40 nm CMOS technology performs at 64-Gb/s in PAM-4. The meas-ured JTOL shows that the TWG-CDR improves the horizontal eye opening margin compared to the sign-sign Mueller-Müller CDR (SS-MMCDR). The TWG-CDR tested around a 6dB loss channel achieves a BER less than 10-11 and energy efficiency of 2.37 pJ/b. For a more robust operation of a PAM-4 Baud-rate CDR, an asymmetric-weighted PD is proposed. The asymmetric-weighted PD minimizes pattern-dependent jitter and maximizes transition density by utilizing both full-swing transitions and non-full-swing transitions. Based on the pseudo-linear analysis of the conventional scheme and the proposed scheme, an improvement in jitter tracking ability is shown and measured. Furthermore, an asymmetric-weighted technique can be adjusted to CDRs in other multilevel signalings, such as PAM-8. The CDR fabricated in 28 nm CMOS consumes 66 mW at 40 Gb/s and oc-cupies an active area of 0.169 mm2.