Design of Sense Amplifier for Low Supply Voltage Operation

Abstract

Dynamic random-access memory (DRAM) is commonly used in computer sys-tems. However, the scaling-down of memory cells in DRAM poses several chal-lenges, which can be addressed by utilizing an SA structure that implements offset canceling (OC) to improve the accuracy of the read operation. Furthermore, with the abovementioned difficulties, DRAM performance is enhanced through a multi-bank structure, increasing the core circuit's power. Therefore power consumption of the DRAM core circuit is necessary to decrease. In addition, reducing the power con-sumption of the DRAM core circuit is essential to decrease the supply voltage. The sensing speed slows at low supply voltage levels, and the sensing margin de-creases, making it difficult to ensure correct data storage in all process corners. To address the challenge of sensing margin, gate voltage scaling (GVS) is typically used to make the sensing behavior uniform across all process corners. However, GVS can also cause further degradation of sensing speed, so we introduce a step enable operation (SE) in this paper to compensate for this effect. To further improve sensing speed, this paper proposes a new sense amplifier structure called a single-bit word-line sense amplifier (SBW SA). The SBW SA op-erates only one bit-line when sensing, which maintains the effect of offset cancelling and improves the sensing speed. Additionally, the sensing margin can be improved by adjusting the offset cancelling time. This paper demonstrates the effectiveness of the proposed structures and analyses through chip manufacturing in the 28 nm and 40 nm CMOS processes. The results validate our proposed method and provide a stepping-stone for the smooth operation of sense amplifiers at low supply voltage levels in DRAM circuits.

DRAM(Dynamic Random-Access Memory)은 컴퓨터 시스템에서 일반적으로 사용됩니다. 그러나 DRAM에서 메모리 셀의 축소는 몇 가지 과제를 제기하며, 이는 읽기 작업의 정확도를 향상시키기 위해 오프셋 취소(OC)를 구현하는 SA 구조를 활용하여 해결할 수 있습니다. 또한, 상기와 같은 문제점과 함께, 다중 뱅크 구조를 통해 DRAM 성능이 향상되어 코어 회로의 출력이 증가합니다. 따라서 DRAM 코어 회로의 전력 소비량을 줄여야 합니다. 또한, 공급 전압을 낮추기 위해서는 DRAM 코어 회로의 전력 소비를 줄이는 것이 필수적입니다. 낮은 공급 전압 레벨에서 감지 속도가 느려지고 감지 마진이 감소하여 모든 프로세스 코너에서 올바른 데이터 저장을 보장하기가 어렵습니다. 감지 마진의 문제를 해결하기 위해 게이트 전압 스케일링(GVS)을 사용하여 일반적으로 모든 프로세스 코너에서 감지 동작을 균일하게 만듭니다. 그러나 GVS는 또한 감지 속도의 추가적인 저하를 초래할 수 있으므로, 우리는 이 효과를 보상하기 위해 본 논문에서 단계 활성화 작업(SE)을 도입합니다. 감지 속도를 더욱 향상시키기 위해 본 논문에서는 단일 비트 워드 라인 감지 증폭기(SBW SA)라고 하는 새로운 감지 증폭기 구조를 제안합니다. SBW SA는 감지 시 하나의 비 트 라인만 작동하므로 오프셋 취소 효과가 유지되고 감지 속도가 향상됩니다. 또한 오프셋 취소 시간을 조정하여 감지 마진을 개선할 수 있습니다. 본 논문은 28 nm 및 40 nm CMOS 공정에서 칩 제조를 통해 제안된 구조 및 분석의 효과를 보여줍니다. 결과는 제안된 방법을 검증하고 DRAM 회로에서 낮은 공급 전압 수준에서 감지 증폭기의 원활한 작동을 위한 디딤돌을 제공합니다.