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빠른 하드웨어/소프트웨어 통합합성을 위한 데이타플로우 명세로부터의 하드웨어 합성 : Hardware Synthesis From Coarse-Grained Dataflow Specification For Fast HW/SW Cosynthesis
DC Field | Value | Language |
---|---|---|
dc.contributor.author | 정현욱 | - |
dc.contributor.author | 하순회 | - |
dc.date.accessioned | 2009-08-28T07:13:07Z | - |
dc.date.available | 2009-08-28T07:13:07Z | - |
dc.date.issued | 2005-06 | - |
dc.identifier.citation | 정보과학회논문지 : 시스템 및 이론, 제32권 제5.6호, pp. 232-242, 2005 | en |
dc.identifier.issn | 1229-683X | - |
dc.identifier.uri | http://uci.or.kr/G300-j1229683X.vCST32n56p232 | - |
dc.identifier.uri | https://hdl.handle.net/10371/8009 | - |
dc.description.abstract | 이 논문에서는 빠른 하드웨어/소프트웨어 통합합성을 위해 데이타플로우 그래프(DFG:
Dataflow Graph)로부터 하드웨어를 자동으로 합성하는 내용을 다룬다. 이 데이타플로우 그래프에서 노드 는 FIR(Finite Impulse Response) 필터나 DCT(Discrete Cosine Transform) 블록과 같이 크기가 어느 정도 되는 하드웨어 블록을 나타내며, 이 노드의 포트는 한번 수행할 때마다 하나 이상의 데이타 샘플을 주고 받을 수 있다. 즉, 멀티레이트 데이타 샘플(multi-rate data sample)을 교환한다. 이러한 특성들은 기 존의 Behavioral Synthesis와 구별되는 점이며, 따라서 Behavioral Synthesis보다 어려운 문제가 된다. 본 논문에서 제안하는 설계 방법을 사용하면 알고리즘을 명세하는 데이타플로우 그래프는 하드웨어 리소 스의 할당과 스케줄 정보에 따라 다양한 하드웨어 구조로 매핑될 수 있다. 따라서 하드웨어 설계시에 면 적/성능 트레이드오프 관계를 손쉽게 관리할 수 있으며, 하드웨어를 자동으로 합성하는 기존의 방식보다 구현 가능한 하드웨어 설계 공간을 더욱 넓혀주는 효과를 거둘 수 있다. | en |
dc.description.sponsorship | 본 연구는 국가지정연구실 프로그램(번호 M1-0104-00-0015), 두뇌한
국 21 프로젝트, SystemIC 2010 프로젝트에 의해 지원되었으며, 이 연구를 위해 연구장비를 지원하고 공간을 제공한 서울대학교 컴퓨터연 구소에 감사 드립니다. | en |
dc.language.iso | ko | en |
dc.publisher | 한국정보과학회 = Korean Institute of Information Scientists and Engineers | en |
dc.subject | 하드웨어/소프웨어 통합설계 | en |
dc.subject | 시스템수준 설계 | en |
dc.subject | 데이타플로우 그래프 | en |
dc.subject | VHDL | en |
dc.subject | 자동 하드웨어 합성 | en |
dc.title | 빠른 하드웨어/소프트웨어 통합합성을 위한 데이타플로우 명세로부터의 하드웨어 합성 | en |
dc.title.alternative | Hardware Synthesis From Coarse-Grained Dataflow Specification For Fast HW/SW Cosynthesis | en |
dc.type | Article | en |
dc.contributor.AlternativeAuthor | Jung, Hyunuk | - |
dc.contributor.AlternativeAuthor | Ha, Soonhoi | - |
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