Quadrature Resonant Clock with Frequency Tuning Capacitor and Amplitude Control Feedback Loop

Abstract

This thesis presents a quadrature resonant clock generator for driving four 4.3-mm load wires with tuning capacitors and an amplitude control feedback loop. By using frequency tuning capacitors, which reduce the mismatch in op-eration and LC resonant frequencies, the proposed clock generator offers pow-er reduction by 20-25% compared with conventional CMOS clock driver and by 23-34% compared with conventional CML clock driver over a wide voltage swing. The amplitude control feedback loop, which determines the bias current of the negative gm cell, maintains the constant optimized clock swing over wide PVT variations. Measurement result from the prototype chip fabricated in 65 nm CMOS shows that total power consumption of the proposed quadrature res-onant clock is 11.92 mW in 7-GHz operation with four 559-fF load wire capac-itances. Measured period jitter is 573.6 fsrms and phase noise at 1MHz offset is -138.37 dBc/Hz.

본 논문에서는 클럭 전달을 위한 4.3mm 전선을 통해 클럭을 전달하는 회로를 인덕터와 커패시터의 공진현상을 이용해서 저전력을 소모하여 설계할 수 있는 방법을 제시한다. 또한 두 개의 피드백 루프를 포함하고 있다. 주파수 조절을 위한 피드백 루프는 공진 주파수를 조절하여 동작 주파수와의 차이를 제거한다. 그렇게 함으로써 모든 주파수 조건에서 저전력, 고효율 동작이 가능해지며 위상 노이즈 및 지터 특성도 좋아진다. 진폭 조절을 위한 피드백 루프는 외부 조건이 변화하는 상황에서도 일정한 진폭을 가지는 클럭이 나오도록 한다. 이러한 내용들을 검증하기 위하여 65nm CMOS 공정을 이용하여 프로토타입 칩을 제작하였다. 전력 소모 측정 결과, 본 논문에서 제안하는 방식은 11.92mW의 전력을 소모한다. 또한 기존에 사용해왔던 CMOS 방식의 클럭 전달용 버퍼에 비해서는 같은 주파수 조건에서 약 20-25% 가량 적은 전력을 소모한다. 그리고 CML 방식의 버퍼와 같은 진폭을 가지는 경우로 비교하는 경우에는 약 23-34% 가량 적은 전력을 소모한다. 지터는 측정 결과 573.6fsrms로 확인되었고, 1MHz 오프셋에서의 위상 노이즈는 -138.37dBc/Hz로 측정되었다.