전원 전압 잡음으로 유발된 지터의 확률적 분석 방법

Abstract

공정이 미세화 됨에 따라 clock path의 전원 전압 잡음에 의한 지터는 매우 중요한 지표가 되었으며, 이 분석을 효율적으로 하기 위한 통계적인 방법들이 제시되었다. 하지만, 기존의 방법들은 회로 내 logic gates의 switching probability로부터 PSIJ를 직접 구한 것이 아니라, post-layout 시뮬레이션 등을 통해 얻은 전압 잡음 분석 결과를 필요로 하는 아쉬움이 있다. 이 논문은 입력 신호의 확률 분포로부터 지터를 직접 구하는 방법을 다루며, 입력 신호의 특정 확률 분포를 얻기 위해 gibbs sampling을 활용한다. 또한, 지터의 계산을 효율적으로 하기 위해 전체 조합 회로를 신호 경로(timing path)별로 나누고, 각 경로가 기여하는 지터를 따로 계산해 합치는 효율적인 연산 방법을 활용한다. 이를 통해 구한 지터의 전력 밀도 함수와 표본 표준 편차는 HSPICE의 시뮬레이션 결과와 유사함을 보였으며, 수행 시간은 44-80배 감축되었다.

For the stochastic PSIJ analysis of clock path, an approximate way is required to obtain multivariate joint distribution, which is the switching probability of logic gates sharing the power grid and the resulting PSIJ without simulation including the entire PDN circuit model. Assuming that the activity of digital circuit has a steady-state probability, the activity and resulting PSIJ can be approximated with samples from Gibbs sampling method. The estimated standard deviation of the period PSIJ on 4 practical examples showed a high correlation with the one obtained Monte Carlo simulation method with a reduced runtime by 44-80 times.