완전동형암호를 위한 RNS 기반 암호문 연산에 대한 FPGA 구현

Abstract

4차 산업 혁명의 물결과 함께 빅데이터와 AI 기술이 발전하고 활용이 증가함에 따라 컴퓨터의 데이터 처리량도 증가하고 있다. 이제 개인의 컴퓨팅 환경으로는 그만큼의 데이터 양과 연산을 감당하기 힘들어지고 있기에 아마존, 마이크로소프트와 같은 기업은 클라우드 서비스를 통해 고성능의 원격 컴퓨팅 환경을 제공하고 있다. 그런데 이러한 원격 컴퓨팅 환경은 통신 과정을 암호화할 수 있지만, 연산 과정은 복호화된 상태에서 이루어져 민감한 데이터가 손실, 유출되는 등 프라이버시 보존에 취약하다는 단점을 가지고 있다. 이를 해결하기 위해 동형암호를 통해 암호화된 상태에서 연산을 수행하는 방법이 최근 주목받고 있다. 특히, 완전동형암호는 기존 동형암호 알고리즘의 약점이었던 연산 횟수 제한을 없애고 무한히 연산을 수행할 수 있는 기술로 그 활용이 기대된다. 그러나 완전동형암호를 이용하면 연산양을 크게 증가시키기 때문에 그에 따른 성능 오버헤드가 문제점으로 지적받고 있다. 본 논문에서는 이러한 단점을 해소하기 위해 FPGA를 이용한 하드웨어 가속기 구현을 통해 암호문 연산의 성능을 개선하는 방법을 제시한다. 먼저 암호문 연산에 사용되는 모듈러 연산 모듈을 크리티컬 패스를 최소화하도록 설계하고, 모듈러 연산 모듈을 기반으로 fully pipelined된 NTT 버터플라이 유닛을 설계한다. 그리고 NTT 버터플라이 유닛이 레벨에 따라 독립적인 데이터를 병렬로 연산 수행하도록 처리하여 실행 시간을 줄이는 것이 본 연구에서 제안하는 기법이다. 제안된 모델의 성능을 측정하기 위해 완전동형암호 암호문 곱셈 연산을 FPGA에서 수행한 결과 소프트웨어 대비 성능이 향상되었음을 확인할 수 있었다.

As Big Data and AI, the key technologies of the 4th industrial revolution, are developed and widely used, the amount of data processed is growing. Because it is difficult to handle the amount of data and calculation in personal computing environment, companies such as Amazon and Microsoft provide high-performance remote computing environment through cloud services. Communication in the remote computing environment is processed with encrypted data, however, computation is performed using decrypted data, so it has the disadvantage of being vulnerable to privacy preservation, such as loss or leakage of sensitive data. To solve this problem, recent studies take note of Homomorphic Encryption which is a method of performing calculation in encrypted data. In particular, Fully Homomorphic Encryption is a technology that able to perform operation infinitely, it is expected to be used widely by removing the constraint on the number of operations, which is a weakness of Homomorphic Encryption scheme. However, the performance overhead is pointed out as a problem because Fully Homomorphic Encryption increases amount of computation significantly. In this paper, we propose a method to improve the performance of ciphertext arithmetic operation by implementing a hardware accelerator on FPGA. First, modular arithmetic module used for ciphertext operation is designed to minimize the critical path, and a fully-pipelined NTT butterfly unit is designed based on the modular arithmetic module. And the NTT butterfly units process independent data by level to perform parallel processing to reduce the execution time. We evaluate performance of the proposed model and it demonstrates performance improvement in ciphertext multiplication.