Design of Ring-Oscillator-Based Clock Generator with Calibration Techniques

Abstract

As demands for wide-band operations increase and sub-rate architectures for reducing power consumption in wireline communications become promising, a ring oscillator (RO) that has a wide frequency range and a capability to generate multi-phase becomes a prospective replacement for LC counterparts. However, the RO, whose frequency is determined by the propagation delay of active devices is vulnerable to supply noise and has the fatal disadvantage of inferior phase noise compared to the LC counterparts. In this dissertation, solutions for the two major drawbacks of RO-based clock generators are addressed, and each solution is verified by a prototype chip. First of all, a RO-based all-digital phase-locked loop (AD-PLL) with a self-biased supply-noise-compensation (SNC) technique for a DDR5 registering clock driver (RCD) application is presented. Considering prerequisites for the DDR5 RCD application, an open-loop SNC-RO that achieves a low frequency-pushing factor with a large static voltage margin is proposed. Since the SNC technique operates independently of the PLL loop bandwidth without using feedback, the SNC-PLL is free from the stability problem associated with bandwidth overlapping, and the SNC performance can be maintained regardless of operating configurations. Furthermore, the SNC technique does not require a start-up circuit and does not deteriorate a stabilization time. Quantitative analyses on static and dynamic characteristics of the proposed SNC technique and relevant design-oriented considerations are addressed. The prototype chip is fabricated in a 28-nm CMOS technology, and the measurement results demonstrate that the AD-PLL satisfies the prerequisites for the SNC technique in the RCD application. The SNC-PLL achieves the best power-supply-noise-attenuation (PSNA) performance of 40 dB and maintains the PSNA performance over 20 dB up to 10 MHz. In the case of random supply noise, the integrated RMS jitter performance is improved by about 65% on average. The AD-PLL consumes 12.1 mW at 3.0 GHz operation and achieves an integrated RMS jitter of 271 fs without any injected supply noise. Secondly, an injection-locked clock multiplier (ILCM) with a new background calibration technique, so-called multi-phase-based calibration (MPC), that utilizes an intrinsic multi-phase generation capability of the RO is presented. To achieve a high suppression bandwidth of RO-induced noises, an injection-locking technique is employed. However, it requires an indispensable two-point (a frequency error (FE) and an injection path offset (PO)) calibration to ensure its normal operation and secure its remarkable jitter performance. With the FE calibrator that operates at every injection rate, the high bandwidth of the FE calibration with full injection effects is attained simultaneously, which contributes to achieving a much lower jitter. The PO calibrator makes the MPC-ILCM converge to a minimum reference spur position, where the residue of the FE in the steady state is minimized. For a low-power implementation, all calibration loops operate at the reference clock rate using sub-sampling bang-bang phase detectors. Time-domain analysis of the behavior of the injection locking and detailed MPC operations with associated requirement conditions are addressed. Fabricated in a 28-nm CMOS, the proposed MPC verifies a low-jitter and low-reference-spur RO-based ILCM. It achieves an integrated RMS jitter of 143.6 fs and a reference spur of -77.9 dBc with a FoM of -247.1 dB at 4.8 GHz operation. The MPC sustains a successful injection-locked condition, hence both the integrated RMS jitter and reference spur performances are maintained with supply voltage variations.

광대역 작동에 대한 수요가 증가하고 전력 소비를 줄이기 위한 하위 속도 구조가 유망해짐에 따라, 넓은 주파수 범위와 다상 생성 기능을 갖춘 링 발진기가 LC 공진기의 대체품으로 유망하다. 그러나 능동 소자의 전파 지연에 의해 주파수가 결정되는 링 발진기는 전원 잡음에 취약하고 LC 공진기에 비해 위상 잡음 성능이 취약하다는 단점을 갖는다. 본 논문에서는 링 발진기 기반 클럭 발생기의 두 가지 주요한 단점을 극복하기 위한 해결법을 제안하고, 각 해결법은 칩 설계를 통해 검증된다. 먼저, 자체적으로 전원 잡음을 보상하는 기술이 적용된 링 발진기 기반의 DDR5 RCD용 위상 고정 루프를 제시한다. DDR5 RCD에 적용 가능한 전제 조건을 고려하여, 큰 정적 전압 마진으로 낮은 주파수 민감성을 달성하는 개방 루프형 전원 잡음을 보상하는 링 발진기를 제안한다. 이 기술은 피드백을 사용하지 않고 위상 고정 루프의 대역폭과 독립적으로 동작하기 때문에, 대역폭 중첩과 관련된 안정성 문제로부터 자유로우면서 동작 환경에 관계없이 전원 잡음 보상 성능을 유지할 수 있다. 또한 시동 회로를 필요로 하지 않고, 안정화 시간을 저하시키지 않는다. 제안된 전원 잡음 보상 기술의 정적 및 동적 특성에 대한 정량적 분석과 설계 지향적 고려 사항에 대해 다룬다. 28 나노미터 CMOS 공정으로 제작된 프로토타입 칩의 측정 결과를 통해 RCD 제품의 전원 잡음 보상 기술과 관련된 전제조건을 만족하는 것을 보인다. 본 위상 고정 루프는 40 dB의 최고 PSNA 성능을 달성하고, 10 MHz까지 20 dB 이상의 PSNA 성능을 유지한다. 임의 공급 잡음의 경우, RMS 지터 성능이 평균적으로 약 65 % 개선된다. 본 위상 고정 루프는 3.0 GHz 동작에서 12.1 mW의 전력을 소비하고, 공금 전원 잡음이 없는 환경에서 271 fs의 RMS 지터를 달성한다. 두번째로는 링 발진기의 고유한 다중 위상 생성 기능을 활용하는 새로운 백그라운드 보정 기술이 포함된 주입 고정 클럭 합성기를 제시한다. 링 발진기의 잡음을 줄이기 위한 높은 억제 대역폭을 달성하기 위해 주입 고정 기술이 사용된다. 그러나 정상 동작을 보장하고 뛰어난 지터 성능을 확보하기 위해 필수적인 2점 교정을 필요로 한다. 주입 펄스 속도로 동작하는 주파수 오류 보정기는 높은 주파수 오류 보정 대역폭과 완전한 주입 효과가 동시에 달성되어, 링 발진기의 플리커 잡음을 더욱 억제시켜 훨씬 더 낮은 지터를 달성하는데 기여한다. 경로 오프셋 보정기는 다상 기반 조정 기술의 주입 고정 클럭 합성기가 보정 이후 남아있는 주파수 오류가 최소화가 되어 최소 기준 스퍼의 위치로 수렴되도록 한다. 정상 상태에서 주입 고정 동작에 대한 시간 영역 분석과 다중 위상 보정기의 자세한 동작에 대해 다룬다. 28 나노미터 CMOS 공정으로 제작된 다중 위상 보정기는 4.8 GHz 동작에서 -247.1 dB의 FoM과 143.6 fs의 낮은 지터 및 -77.9 dBc의 낮은 기준 스퍼를 갖는 링 발진기 기반의 주입 고정 클럭 합성기를 입증한다. 다중 위상 보정기는 성공적인 주입 잠금 상태를 유지하여, RMS 지터와 기준 스퍼 성능이 공급 전압 변동에도 유지된다.