밴드갭 엔지니어링이 적용된 터널링 산화막을 사용한 3차원 전하 트랩 낸드 플래시 메모리의 내구성 열화 조사

Abstract

3차원 전하 트랩 낸드 플래시 메모리는 비트당 가격을 낮추고 큰 용량을 구현하는데 경쟁력이 있어 SSD (Solid State Drive), 스마트폰, 범용 플래시 저장장치 (UFS) 등 다양한 기기에 널리 사용되고 있다. 낸드 플래시 메모리는 Fowler-Nordheim (FN) 터널링을 사용하여 program 동작과 erase 동작을 반복적으로 수행한다. 그 과정에서 FN 전류 스트레스로 인해 interface trap (Nit) 과 산화막에 bulk trap (Not) 이 생성되고, bulk trap에 전하가 트랩 된다. 그 결과 subthreshold swing (SS) 증가, transconductance (gm) 감소, mid-gap 전압 변화가 발생하고, 그에 따라 문턱 전압 (VT)이 변화하여 read error bit을 증가시키는 문제를 일으킨다. 이 논문에서는 program/erase (P/E) cycling 스트레스에 의한 밴드갭 엔지니어링이 적용된 터널링 산화막 (BE-TOX)을 사용한 3차원 전하 트랩 낸드 플래시 메모리의 내구성 열화에 대해 연구하였다. 먼저 P/E cycling 실험을 진행하여 cell 특성 열화를 관찰하고 분석하였다. Erase된 상태와 program된 상태의 mid-gap 전압 변화가 서로 다르게 나타나는데, 소자 구조 및 P/E 동작 특성을 고려하여 이러한 현상을 설명하는 메커니즘을 제시하였다. 그리고 technology computer-aided design (TCAD)을 통해 제안한 메커니즘을 검증하였다. 또한, 측정한 소자와 똑같이 TCAD 시뮬레이션 구조를 구현하여 cell 전류 fitting을 진행하였다. 이를 통해 P/E cycling 스트레스에 의한 interface trap density (Dit)와 BE-TOX내 bulk trap density (Dot)를 추출하였다. Dit와 Dot는 P/E cycling 스트레스의 멱함수 (power function)에 비례하여 증가하는 특성을 보였다. 마지막으로, program 스트레스와 erase 스트레스 강도를 조절하여 각 동작이 cell 특성 열화에 미치는 영향을 확인하는 추가 실험을 진행하였다. Cell 특성 열화는 주로 erase 동작에서 발생함이 확인되었다. 특히, 3차원 낸드 플래시에서는 처음으로 polysilicon channel에서 전하 트랩 nitride (CTN) 으로의 정공 터널링이 cell 특성을 나쁘게 만드는 주요 메커니즘임을 실험을 통해 확인하였다.

3-D charge trap (CT) NAND flash memory is extensively applied to various electronic devices such as SSD (Solid State Drive), smartphone, and universal flash storage (UFS) because it is competitive in reducing bit cost and realizing large density. NAND flash memory repeatedly performs program operation and erase operation using Fowler-Nordheim (FN) tunneling. In the tunneling process, interface traps (Nit) and bulk traps in the tunneling oxide (Not) are generated due to FN current stress, and charges are trapped in the bulk traps. As a result, subthreshold swing (SS) increase, transconductance (gm) decrease, and mid-gap voltage shift occur. Due to such cell performance degradation, the threshold voltage (VT) changes, causing a problem of increasing read error bit. In this thesis, the endurance degradation of 3-D CT NAND flash memory with bandgap-engineered tunneling oxide (BE-TOX) due to program/erase (P/E) cycling stress is investigated. First, P/E cycling experiments are conducted to observe and analyze the endurance degradation. The mid-gap voltage changes in the erased state and programmed state due to P/E cycling stress appear differently. To explain this phenomenon, a mid-gap voltage shift mechanism considering P/E operating characteristics and device structure is presented. The proposed mechanism is verified by technology computer-aided design (TCAD). In addition, cell current fitting is conducted by implementing the same TCAD simulation structure as the measured device. From this, the interface trap density (Dit) and bulk trap density in the tunneling oxide (Dot) by P/E cycling stress are extracted. The increase in Dit and Dot is proportional to the power function of P/E cycling stress. Lastly, additional tests are performed to confirm the effect of each operation on the deterioration of cell characteristics by controlling the intensity of program stress and erase stress. The erase operation mainly deteriorates cell characteristics. Particularly, it is confirmed through experiments that hole tunneling from the polysilicon channel to the charge trap nitride (CTN) is a major mechanism for deteriorating cell characteristics.