A 13.2 KSPS DATA-RATE 5.1 GΩ INPUT IMPEDANCE READ-OUT SYSTEM FOR BRIDGE SENSORS

Abstract

본 논문에서는 수백 옴에서 수 메가 옴까지 변할 수 있는 브리지 센서용 판독 시스템을 제안합니다. 제안된 시스템은 저잡음 에너지 효율적인 capacitively-coupled amplifier (CCIA)와 incremental delta-sigma 아날로그-디지털 변환기 (I-ADC)를 포함합니다. CCIA는 IA 토폴로지 중 하나의 증폭기를 사용하여 에너지 효율이 높은 IA 토폴로지이지만 다른 토폴로지에 비해 입력 임피던스가 낮습니다. 제안된 CCIA는 fine current compensation loop (FCCL)을 가지고 있어 positive-feedback loop (PFL)로 CCIA 입력 단자에서 보이는 전류를 작게 만듭니다. CCIA의 오프셋 및 1/f 잡음은 CCIA reset time으로 인해 correlated double sampling (CDS) 기술에 의해 억제됩니다. 잔류 저주파 잡음은 13.2kHz의 주파수로 시스템 레벨 차핑 기법에 의해 감소됩니다. 또한 브리지 센서의 저항 mismatch로 인한 센서 오프셋 전압을 상쇄하기 위해 센서 오프셋 제거 기법을 적용하였습니다. 18비트 I-ADC는 3차 cascaode-of-integrators (CoI) 필터로 4 MHz의 샘플링 클락으로 작동합니다. 프로토타입 칩은 전체 면적이 5.264 mm2인 0.13 μm CMOS 프로세스로 제작되어 5V 전원에서 1.32 mA로 동작합니다. CCIA gain이 128이고 데이터 속도가 13.2 kSPS인 이 프로토타입은 전력 소비의 2%를 추가적으로 소비하면서 입력 임피던스를 부스팅 안했을 때에 비해 1153배인 5.1 GΩ으로 높일 수 있습니다. 4.8 V의 입력 범위 내에서 FCCL을 사용하는 것과 관계없이 ±350mV 센서 오프셋 전압 제거 및 2.4 μVrms 입력 참조 잡음을 제공합니다.

In the thesis, a read-out system for bridge sensors that can vary from hundreds of ohms to a few mega ohms is proposed. The proposed system includes a low-noise energy efficient capacitively-coupled instrumentation amplifier (CCIA), followed by an incremental delta-sigma analog-to-digital converter (I-ADC). CCIA is the high energy efficient IA topology by using a single amplifier among IA topologies, but its input impedance is low compared to other topologies. The proposed CCIA has a fine current compensation loop (FCCL), making the current seen at the CCIA input terminal small with a positive-feedback loop (PFL). The offset and 1/f noise of the CCIA are suppressed by correlated double sampling (CDS) techniques due to CCIA reset time. Residual low-frequency noise is reduced by the system-level chopping technique at a frequency of 13.2 kHz. Also, the sensor offset cancellation technique is applied to cancel the sensor offset voltage from resistance mismatch of the bridge sensor. An 18-bit I-ADC operates a sampling clock of 4 MHz with a third-order cascade of integrators (CoI) filter. A prototype chip was fabricated in a 0.13 μm CMOS process with an entire area of 5.264 mm2, drawing 1.32 mA at 5 V supply. This prototype with a gain of 128 and a data-rate of 13.2 kSPS can boost the input impedance to 5.1 GΩ, which is 1153 times the non-boosting, while consuming 2% of the additional power consumption. It has ±350 mV sensor offset voltage cancellation and 2.4 μVrms input referred noise, regardless of using FCCL within an input range of 4.8 V.