A Study on Structure and Eelcrtical Properties in MILC Poly Si TFT

Abstract

액정 표시장치 회사들은 보통 저온 다결정 실리콘 박막 트랜지스터 기판이 후면 판으로 사용되는 능동 형 유기발광 다이오드로 전환하고 있다. 유기발광다이오드 디스플레이는 높은 휘도와 장시간의 수명을 요구하므로, 이러한 이유로 후면 판의 박막 트랜지스터는 높은 이동도와 높은 신뢰성을 필요로 한다. 일반적으로 저온 결정화 실리콘에서 박막트랜지스터의 구조는 상부 게이트를 가지는 구조를 사용하며, 대형 유리 기판 위에 제조할 경우 어려움이 많다. 어려움 중 하나는 공정의 복잡화와 결정화를 위한 레이저 장비와 같은 제조 기기에 대한 개발이다. 실제 라인에서는 비정질 실리콘 박막 트랜지스터는 대형기판에서 제작이 유리한 하부 전극을 가지는 구조를 가진다. 그러나 유기발광 다이오드 디스플레이에서는 전기적 특성과 특히 낮은 신뢰성 때문에 적합하지 않다. 균일한 박막 트랜지스터를 얻기 위하여 여러가지 방법들이 제한되었다. 그 중 하나는 고상 결정화인데, 제조가격이 저렴하고, 레이저결정화법에 비해 균일하게 만들 수 있다. 최근에 또한 니켈 촉매를 써서 만드는 금속유도 측면결정화법을 이용하며 높은 박막의 질을 가지는 소자를 만들 수 있다. 이러한 이유로 액정표시장치 회사의 생산라인에는 레이저를 이용하지 않은 결정화 기술이 필요하다. 액정 표시장치 회사들은 결정화 공정을 추가함으로써 유기발광다이오드 디스플레이를 제조할 수 있다. 하부전극을 가지는 소자는 한 챔버 내에서의 공정이 가능하며, 실제액정 표시장치 회사들의 실제 라인에 쓰이는 공정을 바꾸지 않고 제조 할 수 있다는 장점이 있다. 이 논문에서는 실제 제조라인에서 적용 가능한 하부전극을 가지는 다결정 박막 실리콘 트랜지스터의 공정 최적화를 연구하였다. 또한 외부에서 스트레스를 주어, 다결정 박막 실리콘의 전기적 특성도 연구되었다. 파트1 다결정 박막 실리콘트랜지스터에서의 공정최적화 파트2 다결정 박막 실리콘트랜지스터에서의 외부 스트레스가 미치는 영향

파트1에서는 공정 최적화에 관하여 논의되었다. 공정 최적화는 채널 두께, 게이트 절연막 두께, 소오스와 드레인과 게이트와의 중첩거리의 영향, 채널도핑에 관한 내용을 포함한다. 하부전극을 가지는 박막 트랜지스터에서 채널 두께는 100Å에서900Å까지 변화를 주었으며, 400Å~600Å일 경우 전기적 특성이 다른 두께에서 보다 좋은 특성을 가졌다. 채널의 두께가 얇아지면서, 이동도 또한 낮아졌다. 게이트 절연막 두께는 1000Å이 적당하다.게이트 절연막의 두께가 증가할수록, 커패시턴스값이 작아지고, 이 때문에 온전류는 작아지고 기울기는 나빠지게 된다. 소오스와 드레인과 게이트와의 중첩에 있어서 소오스는 게이트와 중첩이되고 드레인은 떨어져있는 구조가 전기적 특성면에서 가장 바람직하다. 측면 전기장 때문에 드레인과 게이트사이의 거리가 누설전류에 큰 영향을 미친다. 그리고 수직 전기장의 영향은 채널 두께, 게이트 절연막의 두께를 바꿔가며 조사되었다. 게이트와 드레인 사이의 박막 두께는 수직적인 거리를 결정하기 때문이다. 채널 도핑은 상부전극을 가지는 다결정 박막 실리콘 트랜지스터에서 시행되었다. 다양한 채널 도핑법이 시도되었으며, 플라즈마를 이용한 화학기상증착법을 이용하여 채널 도핑 법이 가장 효과적이었다. 모스펫에서의 채널외부에 위치한 게이트 절연막의 구조에 변화함에 따라 트랜지스터의 온 전류와 기울기가 개선되었다. 그 구조가 다결정 박막 실리콘 트랜지스터에 적용한다면 가파른 기울기를 기대할 수 있다. 파트2에서는 외부 스트레스 효과에 대한 영향을 살펴보았다. 외부효과는 기계적 스트레스와 열적 스트레스를 포함한다. 기계적 스트레스에서는 유리기판을 잡아당김으로써 인장 스트레스를 가하였으며, 열적 스트레스에서는 기판을 달리 사용함으로써 확인하였다. 열처리 동안, 일반적인 유리기판은 줄어든다. 이때 이 스트레스는 압축 스트레스의 성격을 가진다. 이러한 점에서 외부스트레스가 다결정 박막 실리콘 트랜지스터의 전직적 특성의 미치는 영향이 조사되었다. 인장 스트레스에서는 이동도와 누설전류의 변화가 주요한 변화이다. P채널 박막트랜지스터와 N채널 박막 트랜지스터에서의 양상이 다르다. P채널에서는 인장방향에 상관없이 이동도는 증가하였으며, N 채널에서는 이동도가 수평방향의 인장스트레스에서는 증가하였고, 수직방향의 인장스트레스에서는 감소하였다. N 채널의 경우 모스펫 이론으로 설명이 가능하였다. 열적 스트레스에서는 이동도가 스트레스를 받을수록 감소하였다. 금속유도 측면 결정화 열처리와 활성화 열처리 동안 일반적인 유리는 줄어든다. 이때 게이트 절연막으로 사용된 질화막은 스트레스로 인한 균열을 가지게 된다. 일반적인 유리 위의 다결정 박막 실리콘 트랜지스터는 스위칭소자로써 동작하지 않게 된다. 이는 열적스트레스가 게이트 절연막에 균열을 생성시키게 하기 때문이다. 이러한 점에서 500°C가 넘는 저온 결정화 공정에서는 컴팩션 공정이 중요하다.

LCD companies are turning to AMOLED where low temperature polycrystalline silicon (LTPS) TFT substrates are usually used as back planes. This is mainly because TFT back planes need high mobility and high reliability, since OLED displays require high brightness and long life time. But conventional LTPS back plane has a top gate structure and some difficulties in manufacturing for a large glass substrate. One of the reasons of this difficulties is the process complexity of LTPS, and the other is that the development of such manufacturing apparatus as eximer laser annealing(ELA) equipment or ion implantation equipment that also faces difficulties for large substrate application. Conventional amorphous silicon TFT has a bottom gate structure that is more easily manufactured for larger glass substrate. However, the performance of the electrical properties, especially the reliability, is insufficient for OLED displays. In order to obtain uniform TFT characteristics and methods have been proposed. Among several crystallization methods, solid phase crystallization (SPC) of amorphous silicon (a-Si) has some advantages of low-cost and good uniformity compared to ELC poly-Si. Recently, a high-quality poly Si related with Ni-mediated crystallization has been demonstrated such as metal induced lateral crystallization (MILC), continuous grain silicon (CGS). Due to this reason, Poly Si bottom gate TFT by non laser crystallization method must be necessary in LCD line. LCD Company can fabricate AMOLED panel by adding annealing process. Bottom gate TFT can be made by in-situ deposition. In this paper, we studied on process optimization of bottom gate P-channel poly Si TFT applicable to LCD line. Also the external stress effects were investigated. This thesis is organized with flowing 2 parts. Part. 1 Process optimization in Poly-Si TFT (Chapter3, 4, 5, 6) Part. 2 External stress effects on Poly-Si TFT (Chapter7, 8) In part 1, Process optimization is discussed. Process optimization includes channel thickness, gate insulator thickness, overlap distance between S/D and gate, and Channel doping. In the bottom gate structure, channel thickness was changed from 100Å to 900 Å. In 400~600 Å channel thickness, electrical performance is better than other thickness. The thinner channel, the lower mobility. In gate insulator, 1000Å is adequate for TFT. The more in gate insulator thickness, the worse in slope and on currents due to reduction capacitance. In overlap effects, Overlap in source and offset in drain region is desirable structure for electrical performance. Overlap in drain region has effects on the leakage currents due to lateral field between S/D and gate. And vertical field effects were investigated changing each layer. Layers between S/D and gate have effects in vertical field. Channel doping wad done in top gate poly Si TFT. Various lightly doping methods were tried. In N-TFT, the reduction in the leakage currents was confirmed using PECVD doping. Also, the improvement in slope was done changing structure in Mosfet. Channel path effects slope and Ion in the electrical performance. If the structure is applicable to Poly –Si TFT, it is expected to be steep slope. In part 2, External stress effects on Poly-Si TFT are discussed. External stress means mechanical stress and thermal stress. In mechanical stress, glass substrate was stretched to apply tensile stress. In thermal stress, different substrate was used. During annealing, bare glass is shrinkaged. This stress has compressive stress properties. In this point, external stress effects on poly-Si TFT were investigated. In tensile stress, main changes are mobility and off currents. And aspect in P-type and N-type TFT, phenomenon is different. Regardless of direction in tensile stress, mobility increase in P-TFT. But in N-TFT, mobility increase in parallel direction to channel. In vertical direction, Mobility decrease. The case in N-type is explained from Mosfet theory. Contrary to tensile stress, Mobility in thermal stress is reduced. During MILC and activation annealing, bare glass is schrinkaged. At this time, Nitride has cracks. In bare glass, TFT doesnt have operation for switching. Thermal stress induce crack in gate insulator. So it is important to do compaction process in LTPS (>500ºC).