Design Methodology of Adaptable Hybrid Adders

Abstract

CMOS 반도체 소자의 공정이 미세 공정으로 변화하면서, 회로의 시간제약을 만족시키는 것이 집적회로 설계에 있어서 점점 더 중요해지고 있으며, 집적 회로에서 가장 중요하게 시간에 영향을 끼치는 경로에는 가산기, 감산기, 그리고 곰셈기와 같은 연산 요소들이 포함되어 있다. 감산기와 곰셈기는 덧셈기로 구현될 수 있기 때문에, 곰셈기에 대한 동작 속도를 향상시키기 위한 많은 연구들이 있어왔다. 본 논문은 가장 중요하게 시간에 영향을 끼치는 회로의 경로 상의덧셈기에대해혼성덧셈기구조를사용하여시간제약을만족시키면서 동시에 덧셈기의 면적을 줄이는 방법을 제안한다. 이전의 혼성 덧셈기의 구조는 균일하거나 특정한 형태의 입력 시간을 가정하였다. 하지만 본 논문에서 제안되어지는 방법은 실재의 회로에서 입력시간 뿐만 아니라 출력단에서의 필요시간을 추출하여 이를 덧셈기의 최적화에 사요한다. 특히 본 논문에서는 효율적인 혼성덧셈기의 제거방법을 사용하여,동적프로그래밍에기반한혼성덧셈기의 설계를 위한 체계적인 방법을 제시한다. 본 논문에서 제안되는 방법은 시간 제약이 심한 상황에서 연산 집중적인 회로의 시간을 최적화 하는데 사용될 수 있다는데있어서, 실질적이다고 할 수있다. 본 논문에서 이와 관련한 여려 상황에 대하여 본 논문에서 제안되어지는 방법이 순수한덧셈기나 이전 연구에 비해 얼만큼 시간과 면적에 대하여 효율적으로 최적화 할 수 있는 지에 대한 다양한 실험자료들을 제공한다.