다중 전력 모드 설계를 위한 가변 지연 시간 버퍼 설계 및 제어 회로 분석

Abstract

디자인의 추세가 다중 전력 모드로 되면서, 공급 전력에 따른 클락 스큐 제한(clock skew constraint)을 만족시키는 것이 어려워졌다. 클락 스큐 제한을 만족시키기 위해서 제안된 것이 가변 지연 시간 버퍼(Adjustable Delay Buffer, ADB)이며, 가변 지연 시간 버퍼는 공급 전력의 변화에 따라 전파 지연(propagation delay)을 조절함으로써 클락 스큐 제한을 만족시켰다. 지금까지 가변 지연 시간 버퍼 관련 논문은 가변 지연 시간 버퍼를 회로에 삽입하는 최적화 알고리즘을 주로 다루었다. 이 논문에서는 가변 지연 시간 버퍼의 종류와 특징을 살펴보고, 가변 지연 시간을 조절하는 컨트롤 박스 로직의 실제 구현 방식을 알아보려 한다. 그리고 다중 전력 모드의 수에 따라 가변 지연 시간 버퍼에 연결되는 컨트롤 신호 라인(control signal line)의 전체 길이의 변화를 알아봄으로써 가변 지연 시간 버퍼의 사용이 회로에서 얼마만큼의 영역을 차지하는지 그 비중을 살펴보고자 한다.

Satisfying the clock skew constraint is an important task in the clock tree synthesis. Furthermore, as the design trend moves to that of multiple voltage modes, in which the supply voltage changes as the execution of applications varies, meeting the clock skew constraint for all power modes becomes much hard since the clock signal delay also varies dynamically during the execution. Recently, many works have shown that adjustable delay buffer (ADB) whose delay is adjustable dynamically can effectively solve the clock skew variation problem in the multiple power modes. In this paper, we characterize the CADB (capacitor based ADB), propose the algorithm which optimizes the capacitor of ADB and realizes the ADB control box logic, and see the optimal RSMT(Rectilinear Steiner Minimal Tree) of ADBs signal line.