Layer Selection by Multi-level Permutation in Three-Dimensional Stacked NAND Flash Memory

Abstract

본 논문에서는 3차원 적층 낸드 플래시 메모리에서의 멀티 레벨 순열을 이용한 층 선택 방법을 제안하고 수학적으로 증명하였으며, TCAD 시뮬레이션과 실제 공정된 3차원 적층 낸드 플래시 메모리소자에 적용하여 동작을 검증 하였다.<br/> 제안된 방법은 기존에 제안되었던 방법들과 비교했을 때 가장 효율적으로 스트링 셀렉트 트렌지스터의 문턱전압을 배열하는 방식을 제공한다. 이 방법을 통하여, 같은 수의 스트링 셀렉트 라인과 문턱전압상태 조건에서는 가장 많은 층을 선택할 수 있고, 적층된 수가 주어졌을 때는 가장 적은 수의 스트링 셀렉트 라인과 문턱전압상태로 모든 층을 선택할 수 있다. 스트링 셀렉트 트랜지스터의 문턱전압배열과 스트링 셀렉트 라인의 바이어스로 층 선택 동작을 하는 3차원 적층 낸드 플래시 메모리 구조에서는 스트링 셀렉트 라인의 수가 늘어날수록, 워드라인을 배치할 공간이 줄어들기 때문에 메모리 밀도가 열화 된다. 또한, 스트링 셀렉트 라인은 보통 누설전류를 억제하기 위하여 게이트 길이가 길기 때문에 어레이 오버헤드가 심각한 문제로 대두될 수 있다. 한편, 스트링 셀렉트 트렌지스터의 문턱전압상태가 많아지게 되면 메모리 윈도우가 한정되어있기 때문에 문턱전압 마진이 줄어들게 되고 결국 층 선택 동작이 불안정해질 수 있다. 그러므로 , 스트링 셀렉트 트렌지스터의 문턱전압 배열은 적은 수의 스트링 셀렉트 라인과 문턱전압상태를 쓰고도 최대한 많은 층을 선택할 수 있도록 효율적으로 시행되어야 한다. 본 논문에서는 유일 선택을 할 수 있는 문턱전압의 배열조건과 그 중에서 최대의 층 선택이 가능한 조건을 찾아 배열방법을 제안하고 수학적으로 증명하였다. 그리고 이를 확인하기 위해 TCAD 시뮬레이션과 제작된 소자의 측정으로 기존에 제안되었던 방법들 보다 같은 조건에서 더 많은 층의 선택이 가능함을 검증 하였다.<br/>