Browse

Growth and Leakage Current Control of High-k SrTiO3 Thin Films Grown via Atomic Layer Deposition : ALD로 증착한 STiO3 박막의 성장거동 및 누설전류제어

Cited 0 time in Web of Science Cited 0 time in Scopus
Authors
김상현
Advisor
황철성
Major
공과대학 재료공학부(하이브리드 재료)
Issue Date
2019-02
Publisher
서울대학교 대학원
Description
학위논문 (박사)-- 서울대학교 대학원 : 공과대학 재료공학부(하이브리드 재료), 2019. 2. 황철성.
Abstract
A DRAM cell consists of one capacitor and one transistor. In a DRAM cell, a transistor plays a role of selecting a cell to be read or written in a DRAM cell array, and a capacitor stores charges to record '0' and '1' data. In order to integrate DRAM devices, it is essential to develop various process element technologies including transistors and capacitors. Among them, capacitor element technology is a crucial technology for ensuring sufficient capacitance in a small area. The currently produced DRAM has a sandwich structure (ZAZ) with ZrO2-based Al2O3 as a high-k film. This thesis reported the growth behavior, the low-temperature deposition method and the leakage current reduction of the high-k SrTiO3 (STO) by atomic layer deposition.

In this thesis, Sr(iPrCp)2 and Ti(OMe)3(CpMe5) were used with strontium precursor and titanium precursor with ozone and water as an oxygen source, respectively. The growth behavior of the STO thin film deposition process was studied, and various thin film characteristics such as electrical characteristics analysis through the fabrication of metal-insulator-metal (MIM) structure capacitors were also evaluated.

First, the growth behavior of the upper thin film of the STO thin films deposited in two stages was studied. The annealing temperature of the 5 nm thick underlayer deposited on amorphous phase was varied from 450 to 650 °C to vary the crystallinity of the underlayer. The crystallization and growth behavior of the upper thin film was analyzed without depositing the upper thin film deposited at 650 °C at a high temperature. Amorphous and crystalline materials were mixed at a crystallization temperature of 550 °C to 600 °C, and the deposited thin film also depends on the crystallinity of the underlying thin film. Further, when Ru is deposited as a lower substrate, oxygen is diffused between the crystal grains of the lower STO thin film, and the growth rate of the upper STO thin film is increased. This excessive oxygen supply phenomenon does not occur when silicon is used as the lower substrate. When the heat treatment temperature of the lower STO thin film is higher than 600 °C, almost all of the lower STO thin film is heat treated, and the upper STO thin film is also crystallized with the same tendency. As a result, an equivalent oxide film of 0.52 nm was formed at a leakage current of 2.5×10-8 A/cm2

Second, the deposition temperature of the lower STO thin film was deposited at a low temperature of 230 °C. Moreover, the upper STO thin film was deposited at a high temperature of 370 °C. The STO thin film has high leakage current characteristics associated with low band gap energy and ruthenium metal having a high work function as the electrode material should be applied in order to lower the leakage current. However, reactions that are similar to chemical vapor reactions occur at ruthenium and STO interfaces with unreasonably high reactivity. This high reactivity is because the ruthenium undergoes redox process and supplies excess oxygen to the strontium oxide film having a considerable thermodynamic forming energy. The deposition temperature was lowered by annealing at a low temperature of 230 °C, suppressing the abnormal reaction, and the microcracks of the lower STO thin film were reduced to form a denser lower STO thin film and increase the density of the STO thin film deposited on the upper side. As a result, the bulk dielectric constant increased from 101 to 167 under the conditions of deposition of the lower STO thin film at a high temperature of 370 °C. However, there is a disadvantage in that the carbon doping increases and the thickness of the equivalent oxide film at the interface increase as the deposition time increases at the low-temperature deposition.

Third, Al was doped to reduce the high leakage current of STO thin films with low bandgap energies of 3.0 to 3.2 electron volts. One cycle of Al oxide was doped into the STO thin film, and the Al doping positions were evaluated between the lower STO thin film and the ruthenium substrate and at the top of the upper STO thin film. When the bottom Al is doped, crystallization of the lower STO thin film is lowered, and the dielectric constant of the upper STO thin film is lowered from 149 to 71. When the uppermost STO thin film is doped with Al, crystallinity of the crystallized STO thin film is not significantly affected. However, in both cases, the decrease in leakage current is more than 20 times, which is a result of improvement in the relationship between the leakage current density and the equivalent oxide film. As a result, the thickness of the equivalent oxide film at 0.8 volt, which is the operating voltage of the DRAM, decreases from 0.71 nm to 0.63 nm, and the physical thickness also decreases from 10.3 nm to 8.6 nm.

In conclusion the behavior of the STO thin film deposited on the Ru electrode in two steps was analyzed to analyze the crystalline and amorphous growth behavior at the critical temperature, and the deposition temperature was lowered to suppress the non-ideal deposition phenomenon. In order to overcome the low band-gap energy of the STO film, Al was doped to reduce the tox to 0.63 nm and the tphy to 8.6 nm at the operating voltage of 0.8V.
디램 셀은 한 개의 커패시터와 한 개의 트랜지스터로 구성되어 있다. 디램 셀 내에서 트랜지스터는 디램 셀 어레이에서 특정 셀을 읽거나 쓸 수 있도록 선택하는 역할을 수행하며, 커패시터는 전하를 저장하여 0과 1의 데이터를 기록하는 역할을 한다. 디램 소자의 집적화를 위해서는 트랜지스터 및 커패시터를 포함한 여러 공정 요소 기술의 개발이 중요하나, 그 중 좁은 면적에서 충분한 정전용량을 확보하기 위한 커패시터 요소 기술이 가장 핵심기술이다. 현재 생산되는 디램은 고유전막으로 산화지르코늄기반의 알루미나와의 샌드위치 구조를 채택하고 있다. 본 논문은 고유전막 스트론튬타이타늄산화막(SrTiO3, STO)을 원자층 증착 방법으로 증착하여 박막의 성장거동, 저온 증착방법 및 누설전류 감소를 연구하였다.

본 학위논문에는 스트론튬전구체와 타이타늄전구체로 비스 이소프로필사이클로펜타디에닐스트론튬(Sr(iPrCp)2)와 트리메톡시펜타 메틸사이클로펜타다이에닐타이타늄 Ti(OMe)3(CpMe5)를 각각 오존과 물을 산소 공급원으로 하여 증착하였다. 스트론튬타이타늄산화막 증착 공정의 성장거동을 연구하였으며, 금속-절연체-금속 (metal-insulator-metal, MIM) 구조 커패시터 제작을 통한 전기적 특성 분석 등 여러 가지 박막 특성 역시 평가하였다.

첫 번째로, 2단계로 증착한 스트론튬타이타늄산화막의 상부 박막 성장거동에 대해 연구하였다. 비정질상에서 증착된 5 nm 두께의 하부 박막의 열처리 온도를 450도에서 650도까지 각각의 온도조건을 다르게하여 하부 박막의 결정화정도를 바꾸었다. 그 위에 증착된 상부 박막을 650도 고온에서 증착하여 결정화 열처리 과정을 따로 진행하지 않으면서 상부 박막의 결정화도와 성장 거동을 분석하였다. 하부 박막의 결정화되는 온도인 550도에서 600도 사이에서 비정질과 결정질이 혼재되어 있으며, 그 위에 증착된 상부 박막도 하부 박막의 결정화도에 의존하고 있었다. 또한, 루테늄 금속을 하부 기판으로 하여 증착하면, 하부 스트론튬타이타늄산화막의 결정립사이로 산소가 확산되는 통로가 되어 상부 스트론튬타이타늄산화막의 성장속도가 증가된다. 이러한 과잉의 산소 공급현상은 실리콘을 하부 기판으로 사용하면 발생하지 않는다. 하부 스트론튬타이타늄산화막의 열처리 온도가 600도 이상에서는 거의 대부분의 하부 스트론튬타이타늄산화막이 열처리되고, 상부 스트론튬타이타늄산화막도 동일한 경향으로 결정화 되면서 증착된다. 그 결과, 0.8볼트의 전압에서 2.5×10-8 A/cm2 의 누설전류에서 0.52 nm의 등가산화막을 형성하였다.

두 번째로, 하부 스트론튬타이타늄산화막의 증착 온도를 230도의 저온에서 증착하고, 상부 스트론튬타이타늄산화막은 370도 고온에서 증착하였다. 스트론튬타이타늄산화막은 낮은 밴드갭 에너지와 관련된 높은 누설전류 특성을 가지며, 누설전류를 낮추기 위해 전극물질로 높은 일함수를 갖는 루테늄 금속을 적용하여야 한다. 하지만, 루테늄과 스트론튬타이타늄산화막계면에서 비이상적으로 높은 반응성으로 화학기상반응과 유사한 반응이 발생한다. 이러한 이상반응은 루테늄이 산화환원과정을 거치면서 열역학적 형성 에너지가 큰 스트론튬산화막에 과잉의 산소를 공급하기 때문이다. 증착온도를 230도의 저온에서 증착하여 이러한 비이상반응을 억제하였으며, 하부 스트론튬타이타늄산화막의 미세 균열이 감소하여 더 밀집한 하부 스트론튬타이타늄산화막을 형성하고 상부에 증착되는 스트론튬타이타늄산화막의 밀도를 증가시키게 된다. 그 결과, 벌크 유전율은 370도의 고온에서 하부 스트론튬타이타늄산화막을 증착한 조건에서의 101에서 167로 증가하였다. 하지만, 저온 증착 시 증착 시간이 증가하면서 탄소 불순물이 증가하고, 계면의 등가산화막의 두께가 증가하는 단점이 있다.

세 번째로 3.0 ~ 3.2 전자볼트의 낮은 밴드갭에너지의 스트론튬타이타늄산화막박막의 높은 누설전류를 감소하기 위해 알루미늄을 도핑하였다. 스트론튬타이타늄산화막에 한 사이클의 알루미늄산화막을 도핑하였으며, 하부 스트론튬타이타늄산화막과 루테늄 기판 사이와 상부 스트론튬타이타늄산화막의 맨 위의 두 가지 경우로 알루미늄 도핑위치를 평가하였다. 맨 아래 알루미늄을 도핑하면 하부 스트론튬타이타늄산화막의 결정화가 낮아져서 상부 스트론튬타이타늄산화막의 유전율이 149에서 71로 낮아지며, 스트론튬타이타늄산화막의 맨 위에 알루미늄을 도핑하면 이미 결정화된 스트론튬타이타늄산화막의 결정성에 큰 영향을 끼치지 못하여 유전율은 120으로 덜 감소한다. 하지만, 두 가지 경우 모두 누설전류의 감소는 20배 이상으로 누설전류밀도와 등가산화막의 관계에서 개선되는 결과이다. 그 결과, 디램의 동작 전압인 0.8 볼트에서의 등가산화막의 두께는 0.71 nm에서 0.63 nm로 감소하며, 물리적 두께도 10.3 nm에서 8.6 nm 로 감소하는 결과이다.

결론적으로 루테늄 전극에서 2단계로 증착한 스트론튬타이타늄산화막의 거동을 분석하여 임계온도에서의 결정질과 비정질의 증착 거동에 대해 분석하였으며, 증착 온도를 낮추어 비 이상 증착 현상을 억제하였다. 또한, 스트론튬타이타늄산화막의 낮은 밴드갭 에너지를 극복하기 위해 알루미늄을 도핑하여 0.8V의 디램동작 전압에서 등가산화막 두께 0.63nm와 물리적 두께도 8.6nm로 감소하였다.
Language
eng
URI
https://hdl.handle.net/10371/151835
Files in This Item:
Appears in Collections:
College of Engineering/Engineering Practice School (공과대학/대학원)Dept. of Materials Science and Engineering (재료공학부)Theses (Ph.D. / Sc.D._재료공학부)
  • mendeley

Items in S-Space are protected by copyright, with all rights reserved, unless otherwise indicated.

Browse