Spacer Optimization from Gate-Induced Drain Leakage Perspective in 3-nm Node Device

Abstract

본 논문에서는 오프 상태 누설 전류의 관점에서 게이트 측벽 스페이서의 구조 및 물질 최적화를 3nm 노드 나노 플레이트 소자에서 수행했다. 첫째, 게이트 누설 전류의 주 요인 인 기들 (GIDL) 전류와 능동 성능 (온 전류, 온 / 오프 전류 비)가 게이트 측벽 스페이서와 게이트 및 소스.드레인과의 구조적 상관 관계에 따라 공동 최적화되었다. 또한, 게이트-스페이서와 소스/드레인-스페이서 사이의 구조적 관계를 비교함으로써 기들 측면에서 보다 나은 구조 최적화 방법이 제안되었다. 두 번째로, 기들 관점에서 비대칭 스페이서 구조의 최적화를 수행했다. 스페이서가 비대칭으로 설계되는 경우, 디바이스의 전기적 특성은 그에 따라 변한다. 비대칭 스페이서의 최적화를 통해 기들 전류가 72 % 감소하여 전반적인 오프 상태 누설 전류가 67 % 감소했다. 그 결과로 온 / 오프 전류 비는 4.7 배 증가했다. 마지막으로, dual-k 스페이서 구조는 high-k 스페이서 길이를 따라 다양한 재료를 사용하여 조사된다. High-k 스페이서의 유전율이 높은 재료가 온 전류를 증가시킬 뿐만 아니라 low-k 스페이서의 유전율이 낮은 재료가 오프 전류를 효과적으로 감소시키는 것으로 알려져있다. Dual-k 스페이서가 기들 전류에 미치는 영향을 검증하기 위해, 주로 dual-k 스페이서 구조에서 GIDL 특성에 영향을 주는 내부 스페이서 물질에 따라 다양한 dual -k 스페이서의 GIDL 특성을 비교했다. 본 논문에서 제안 한 게이트 측벽 스페이서의 최적화를 통해 기들 전류를 효과적으로 감소시키고 능동 성능을 향상시킬 수 있으며 이는 초 소형화 된 소자의 스페이서 설계 지침으로 활용 될 수 있다.

In this paper, structural and material optimization of gate sidewall spacer in the perspective of off-state leakage current was performed in a 3-nm node Nanoplate FET (NPFET). First, gate induced drain leakage (GIDL) current, a dominant factor of off-state leakage current, and active performance (on-current, on/off current ratio) were co-optimized according to structural correlation of gate sidewall spacer with other structural components such as gate, source, and drain length. Furthermore, by comparing structural relations between gate-spacer and S/D-spacer, a better structural optimization method was proposed. Second, structural and material optimization of asymmetric spacer structure was performed. If the spacer is designed asymmetrically, GIDL current was reduced by 72% through the optimization of the asymmetric spacer, resulting in a 67% reduction in the overall off-sate leakage current. Then, the on/off current ratio got enhanced by 4.7 times. Finally, dual-k spacer structure was investigated using the variety of materials along the high-k spacer length. To verifying the effect of the dual-k spacer on GIDL current, the GIDL characteristic according to the inner spacer material, which mainly affect the GIDL characteristic in dual-k spacer structure, were compared. Optimization of the gate sidewall spacer, proposed in this paper, showed effectively reduced GIDL current and enhanced active performance.