Development of the HfO2 based memristor and the TiO2 based selector for various application

Abstract

4차 산업혁명을 위한 중요한 연구 분야 중 하나로 로봇 공학을 꼽을 수 있고, 그 중 특히 인간형 로봇(humanoid)는 4차 산업혁명의 핵심 키워드라고 할 수 있다. humanoid 연구의 발전을 위해서는 인공지능(artificial intelligence (AI)) 연구도 중요하지만, 그에 못지 않게 humanoid가 사람과 같이 외부 자극을 받아들일 수 있게 해줄, 인공수용기(artificial receptor)에 대한 연구도 이에 못지 않게 중요하다. 하지만, 최근 몇 년간 AI에 대한 연구는 급속도로 증가하고 있는 반면, 인공수용기에 대한 연구는 아직 미진한 실정으로, 인공수용기에 대한 연구가 더욱 활발히 수행될 필요가 있다. AI와 인공수용기가 효율적으로 구현되기 위해서는 기본적으로 고집적도 메모리 소자의 개발이 우선되어야 한다. 더군다나 현재의 메모리 제품은 약 10년 내에 그것의 집적도 향상의 한계에 직면할 것이라고 예상된다. 예를 들어, 현재 비휘발성 메모리 제품 시장의 상당 부분을 차지하고 있는 vertical NAND(V-NAND) 플래시 메모리는 약 100단의 제품이 개발 중에 있으며 메모리 셀 영역의 높이는 약 5μm이다. 휴대전화와 같은 전자 제품에 메모리 칩을 장착하기 위해서는 칩 높이가 약 30μm를 넘지 않아야 한다. 이 30 μm 중 메모리 칩을 외부 환경으로부터 보호하는 패키징 공정에 약 15 μm 가 할애된다. 즉, 메모리 면적의 높이는 ~15 μm를 초과할 수 없다. ~100단 V-NAND 제품의 셀 영역 높이가 5μm인 점을 감안하면 V-NAND 제품의 층수 제한은 300층 정도라고 쉽게 예상할 수 있다. NAND 플래쉬 메모리의 개발 로드맵에 따르면 300단 V-NAND 제품은 약 10년 안에 개발될 것으로 예상된다. 즉, 약 10년 후에는 기존 메모리 제품의 메모리 집적도를 향상시키기가 어려울 확률이 높다. 그러므로, 차세대 메모리 장치의 상용화가 필요한 시점이다. 멤리스터는 크로스바 어레이(CBA)형태로 제작되었을 때, 단위 셀 크기는 4F2 이다. 여기서 F는 구현 가능한 최소 선폭을 나타낸다. 반면 DRAM, NAND, NOR 플래시메모리는 각각 6F2, 5F2, 10F2 의 단위 셀 크기를 갖고 있다. 즉, 멤리스터는 고집적 메모리 소자의 구현에 가장 적합한 소자라고 할 수 있다. 멤리스터는 1971년 추아 교수에 의해 그 개념이 소개된 후 2008년 휴렛팩커드(HP) 사에서 멤리스터 연구 내용을 발표한 것을 기점으로, 현재까지 큰 관심을 받으며 많은 연구가 진행되고 있다. 초기 연구들은 대부분 멤리스터의 메모리 소자로서의 연구에 초점이 맞춰졌던 반면, 근래에는 뉴로모픽 컴퓨팅, 생체 호환성 메모리 소자, 웨어러블 기기 등과 같은 다른 분야의 응용으로 연구 영역이 확장되고 있다. 본 논문의 첫 번째 파트에서, 위협적인 외부 자극에 반응하는 신경 세포인 통각수용기(nociceptor)의 특성이 Pt/HfO2/TiN 멤리스터로 세계 최초로 구현 되었다. 통각수용기는 어떤 임계값 이상의 자극만 통증으로 느끼는 문턱 스위칭 특성을 보인다. Pt/HfO2/TiN 멤리스터 또한 HfO2 막내에 존재하는 shallow trap sites에 전자가 trapping/detrapping 되는 현상으로부터 기인하는 문턱스위칭특성을 보인다. 이 소자로 통각수용기가 가지는 통각과민증, 이질통, 자연 치료, 통증 누적의 특성들이 모사될 수 있었다. HFO2 막 내의 trap sites는 전도대로부터 약 0.7 eV 아래에 존재함을 본 연구에서 분석하였다. Pt와 TiN 전극 간의 일함수 차이에 의해 소자에 존재하게 되는 internal bias는, 깊이가 0.7 eV인 얕은 trap sites에 포획 되어 있던 전자들이 시간이 지남에 따라, 하부 TiN 전극 쪽으로 빠져나가게 한다. 이로 인해 통각수용기의 자연 치료 특성이 모사될 수 있다. 또한 본소자를 동작 시킬 시, 컴플라이언스 전류(compliance current) 값을 조절함으로서 trap sites에 포획되는 전자의 양을 조절할 수 있다. 이로 인해 통각과민증, 이질통, 통증 누적의 특성들이 구현될 수 있었다. 소자의 shallow trap sites와 internal bias가 통각수용기의 특성을 모사 가능하게 해주는 주요 요소임을 분석하였고, 이 두 요소가 결핍된 Ti/HfO2/TiN 소자의 경우 통각수용기의 특성이 모사가 되지 않음 또한 확인되었다. 본 논문의 두 번째 파트에서는, 비휘발성 메모리 및 뉴로모픽 메모리 소자로서 응용 가능한 1 selector-1 resistor (1S1R) 소자를 개발하였다. 스퍼터링 증착 조건을 변경 시켜 roughness와 비저항 등을 최적으로 엔지니어링한 TiN 하부 전극층 위에 단원자증착법으로 TiO2 막을 증착 후, Pt 상부 전극을 증착하여 Pt/TiO2/TiN 선택 소자(selector)를 크로스바(cross bar) 형태로 제작하였다. 8nm 두께의 TiO2 층을 갖는 최적화 된 선택소자는 외부 케이블에 의해 Pt/HfO2 (2nm)/TiN bipolar resistance switching(BRS) 메모리 소자에 직렬로 연결되었다. 이렇게 연결된 1S1R 소자는 회부 회로나 트랜지스터에 의한 전류 제한이 없이도, 소자의 breakdown 이나 과도한 쓰기 동작 없이 안정적인 저항변화 메모리 거동을 보였다. 이는 선택소자와 메모리 소자와의 전류 레벨을 조절하여, 선택 소자에 의한 자가 전류 제한 효과를 유도 하였기 때문이다. 크로스바 어레이 (crossbar array (CBA))에서의 쓰기 마진(writing margin)은 선택된 셀을 쓰는 순간에 병렬적으로 연결된 선택되지 않은 셀의 원치 않는 지우기 동작이 일어나는 것을 고려하는 것으로서, 허용 가능한 크로스바 어레이의 크기를 제한하게 된다. 이것은 또한 셀간 연결되어 있는 라인의 저항과도 밀접한 연관이 있으며 라인 저항이 클 경우 라인에서 일어나는 전압 강하 때문에 허용가능한 어레이 크기는 더욱 제한되게 된다. 반도체 메모리 업계에서 널리 사용되는, 비저항이 낮은 텅스텐 전극을 본 소자의 전극으로 채택하였을 때 ~0.5 Mb의 용량 확보가 가능함을 HSPICE 시뮬레이션을 통해 입증하였다. 이는 1S1R 구조의 저항변화 소자의 상용화 가능성 및 뉴로모픽 메모리로의 응용이 가능함을 제시한 연구 결과이다. 본 논문의 세 번째 파트에서, 고집적화에 보다 유리한 수직 구조의 Pt/HfO2/TiN 메모리 소자를 디자인하고 제작하였다. 수직 구조 소자의 경우 메모리 셀의 측벽에서 저항변화 스위칭이 발생하며, 구조상 선택소자를 채택할 수 없다. 따라서 크로스바 어레이 형태에서 sneak 전류를 억제하기 위해서는, 메모리 소자가 자가 정류 또는 자가 비선형 특성을 가져야 한다. 이를 위해 TiN 하부 전극의 측벽에 HfO2 증착 후, 상부 전극 증착 전 plasma 처리를 하여 HfO2 막내에 deep trap sites의 생성을 유발하였다. 본 논문의 처음 파트에서 분석 되었듯이, HfO2 막내에 존재하는 shallow trap sites에 의해 Pt/HfO2/TiN 소자는 문턱스위칭 거동을 보였다. 반면 plasma 처리에 의해 deep trap sites 형성이 유발된 Pt/HfO2/TiN 소자의 경우 안정적인 메모리 거동이 보임을 확인하였다. Pt 상부 전극에 양의 전압을 가했을 때 HfO2와 TiN 사이에 형성된 quasi-ohmic contact으로 인해 TiN에서 HfO2로 전자가 원활하게 주입되었다. 반면, Pt 상부전극에 음의 전압을 가할 시 Pt에서 HfO2로의 전자 주입은 제한되었고, 이는 Pt와 HfO2 계면에 형성된 Schottky contact으로 인한 것으로서, 자가 정류 특성을 확보할 수 있었다. 2층의 수직 소자는 2 x 2 어레이로 제작되었으며, 총 8개 셀에서 동등 수준의 I-V 특성을 확인할 수 있었다. 선택한 셀만 고저항 상태(HRS)로 두고 나머지 셀은 모두 저저항 상태(LRS)로 설정한 소위 최악의 시나리오(worst scenario) 상태에서 sneak 전류의 방해 없이 선택된 셀의 HRS를 읽을 수 있었다. 즉, 소자의 자가정류 특성으로 인해 sneak 전류가 효과적으로 억제됨이 입증되었다. 실험적으로 획득한 I-V 그래프를 기반으로 허용 가능한 어레이 크기를 계산했을 때, 본 연구에서 개발한 2층 수직 소자에서 최대 약 0.5 Mb의 용량을 얻을 수 있는 것으로 확인되었다.

Neuromorphic applications of memristors are intriguing research topics in electronics. The advantage of memristor-enabled neuromorphic circuits is that the biological components in the nerve systems can be mimicked by the memristors so that the neuromorphic devices can be constructed in a much simpler manner compared to any conventional methods that mostly utilized CMOS-based circuits. Human nerve system is composed of three main parts: receptor, neuron/axon, and synapse. So, all these components must be constructed using memristors to complete the memristor-based neuromorphic circuit. While the exploration of solid-state memristors to the synapse and neuron/axon has been quite extensive, its exploration to receptor is still immature. To efficiently implement artificial intelligence (AI) and artificial receptors, development of high-density memory device should take fundamental precedence. In addition, memory products currently under development and production are expected to face limitations in improving density in the near future. For example, vertical NAND (V-NAND) flash memory, which currently occupies a large portion of non-volatile memory (NVM) product market, is expected to be developed with ~300 layers of stack in about ten years according to the NAND roadmap. Increasing the cell stack of V-NAND beyond 300 layers would not be possible for a variety of reasons. In other words, after about ten years, it would be hard to improve the memory density of current memory products, and commercialization of next-generation memory devices should be realized. In crossbar array (CBA) format, the unit cell size of a memristor can be as small as 4F2, where F represents the minimum feature size. While, DRAM, NAND, and NOR flash memory have unit cell sizes of 6F2, 5F2, and 10F2, respectively. That is, the memristor is the most advantageous device for implementing a highly integrated memory device. Since the inception of memristor by Chua in 1971, and its experimental demonstrations in the 2000s, memristor research has been extremely active in the field of information technology. Most of the early researches focused on the memory application of the memristors and recent researches expand its horizon to other fields such as a neuromorphic computing, biocompatible memory, and wearable device.

In the first part of this study, characteristics of the nociceptor, which is the sensory neuron that responds to the threatening external stimuli, were emulated from the Pt/HfO2/TiN memristor. The device showed four specific nociceptive behaviors; threshold, relaxation, allodynia, and hyperalgesia, according to the strength, duration, and repetition rate of the external stimuli. Such nociceptive behaviors are attributed to the electron trapping/detrapping to/from the traps in the HfO2 layer, where the depth of trap energy level is ~0.7 eV. Also, the built-in potential by the work function mismatch between the Pt and TiN electrodes induces time-dependent relaxation of trapped electrons, providing the appropriate relaxation behavior. The relaxation time could take from several milliseconds to tens of seconds, which corresponds to the time span of the decay of biosignal. The material-wise evaluation of the electronic nociceptor in comparison with other material, which did not show the desired functionality, Pt/Ti/HfO2/TiN, reveals the importance of careful material design and fabrication.

In the second part of this study, Pt/TiO2/TiN selector, where the atomic-layer-deposited TiO2 film thickness varied from 2 to 8 nm, was fabricated using an appropriately engineered sputtered-TiN bottom electrode layer. An optimized selector with the 8nm-thick TiO2 layer was connected serially by an external cable to the Pt/2nm-thick HfO2/TiN bipolar resistive switching memory cell. It showed a highly feasible performance without involving the breakdown and significant switching voltage increase under no compliance current. The array writing margin (WM) was seriously limited by unwanted reset (switching from a low-resistance-state to a high-resistance-state) of the parallel connected cell to the selected cell at the moment of reset of the selected cell. This was also closely related with the presence of an interconnection wire resistance, which induced the switching voltage drop on the wire. It was confirmed by the HSPICE (simulation program with integrated circuit emphasis) simulation that ~0.5 Mb array size could be obtained by using the tungsten electrode, which is widely used in the industry, demonstrating the feasibility of commercializing the 1S1R devices. In the third part of this study, vertical structured Pt/HfO2/TiN memory device had been examined. In the case of the vertical structural device, the selector cannot be adopted, and the memory device should have self- rectifying or self-nonlinear characteristics to suppress the sneak current in CBA format. When a positive voltage was applied to the Pt top electrode (TE) of Pt/HfO2/TiN device, electrons were injected fluently from TiN to HfO2 due to a quasi-ohmic contact formed between HfO2 and TiN. On the other hand, when a negative voltage was applied to the Pt TE, the injection of electrons from Pt to HfO2 was restricted, and self-rectifying characteristics were exhibited due to the Schottky contact formed between Pt and HfO2. The two-layer vertical structured device was fabricated in a 2 x 2 array, and I-V characteristics were found to be quite similar in a total of 8 cells. In the worst scenario where only the selected cell was put into a high-resistance-state (HRS), and all the remaining cells were put into a low-resistance-state (LRS), it is confirmed that the HRS of the selected cell could be read without interrupting of the sneak current. Based on the experimentally obtained I-V graph, the allowable array size was calculated, and it was confirmed that ~0.5 Mb density could be obtained from the vertical device developed in this study when the 1/3 voltage scheme was adopted.