Study on binary resistance switch array for neuromorphic hardware

Abstract

저항 변화 소자는 차세대 메모리의 선두주자 중 하나이다. 저항 변화 소자는 높은 저항 상태와 낮은 저항 상태를 가지고 있으며, 상태의 변화는 전압 혹은 전류를 가해주는 전기적인 자극에 의해서 발생한다. 크로스바 어레이 구조를 통해, 저항 변화 소자 어레이는 4F2 (F: minimum feature size)의 매우 높은 집적도를 나타낸다. 아날로그 저항 변화 소자 또한 개발되고 있으나, 대부분은 매우 정밀한 저항 컨트롤이 필요하고 저항 변화가 가해주는 펄스 수에 비 선형적이라는 단점이 있다. 저항 변화 소자 어레이는 행렬-벡터 곱을 구현할 수 있다. 즉, 저항 변화 소자 어레이의 출력 전류는 전도도 행렬과 입력 전압 벡터의 곱으로 표현된다. 저항 변화 소자 어레이를 시뮬레이션 하는 것은 저항 변화 소자 어레이의 성질을 분석하는데 매우 유용하다. 가장 대중적인 시뮬레이션 방법은 Newton-Raphson 방법을 사용하는 것이다. 하지만 이 방법은 계산을 위해 많은 리소스가 필요하다. 이에 대한 대안으로, 본 논문에서는 인공신경망을 활용하였다. 본 논문에서는 (10 × 9 또는 28 × 27의 크기를 가지는) 임의의 이진 저항 변화 소자 어레이와 임의의 입력 전압 벡터에 의한 출력 전류를 유추하는 인공신경망을 구성하였다. 인공 신경망은 leay rectified linear units을 사용하는 multilayer perceptron (MLP)를 활용하였다. 이 인공신경망은 500,000개 혹은 1,000,000개의 예제를 통해 학습되었다. 각각의 예제마다, 인공신경망의 입력 벡터는 저항 변화 소자 어레이의 전도도 행렬과 입력 전압 벡터의 합으로 구성되었다. 즉, M개의 행에 전압이 가해지는 M × N 어레이에 대하여, 입력 벡터의 크기는 M × (N+1)을 가진다. 각각의 예제에 대해 Newton-Raphson 방법을 사용해 계산한 출력 전류가 지도 학습의 데이터 레이블로 활용되었다. 이 시도는 정확한 출력 전류를 예측하였으며, 28 × 27 어레이의 경우 상관계수값이 0.9995에 이르렀다. 또한 이 방법은 기존의 Newton-Raphson 방법에 비해 약 8배 빠른 계산속도를 나타내었다. 저항 변화 소자 어레이의 병렬 작동에 기반하여, 저항 변화 소자 어레이는 뉴로모픽 하드웨어의 다양한 부분에 활용될 수 있다. 가장 널리 알려진 것은 저항 변화 소자 어레이로 인공 시냅스 어레이를 구성하는 것이다. 저항 변화 소자 어레이의 행렬-벡터 곱은 인공신경망 내부의 행렬-벡터 곱과 유사하기 때문에, 저항 변화 소자 어레이를 인공 시냅스 어레이로 활용하는 것은 뉴로모픽 하드웨어의 작동을 가속화할 수 있다. 따라서 본 논문에서는, Markov chain Hebbian learning이라고 불리는 이진 저항 변화 소자 어레이에 적합한 학습 알고리즘을 개발하였다. 이 학습 알고리즘은 메모리 측면에서 효율성을 나타내는데 이는 1) 시냅스 가중치가 -1, 0, 1의 ternary 값을 가지고 2) 시냅스 가중치의 업데이트가 마코프 체인—현 시점의 업데이트는 이전 시점의 가중치 값이 필요 없다—을 따르기 때문이다. 또한 -1, 0, 1의 ternary 값은 한 쌍의 저항 변화 소자를 쉽게 구현할 수 있기 때문에, 이진 저항 변화 소자 어레이에도 적합한 알고리즘이라고 볼 수 있다. 이 알고리즘은 이미지 인식과 곱셈표 암기 두가지 분야로 검증되었다. 특히 후자의 경우 사람의 암산과 같은 메모리 기반 곱셈에 기반하였다. 또한 메모리 기반 곱셈에 기반한 방식이기에 인수 분해에도 활용할 수 있음을 증명하였다. 저항 변화 소자 어레이의 또다른 응용 분야는 topology block의 lookup table로 사용될 수 있는 내용 주소화 기억장치 (content-addressable memory, CAM)이다. 이 lookup table은 뉴런 사이의 모든 연결 정보를 저장하고 있어, 스파이크가 발생하였을 시 스파이크가 전달될 뉴런들과 업데이트 해야 할 시냅스들을 검색하는 역할을 하고 있다. 저항 소자 기반 CAM은 빠른 검색 능력과 높은 집적도, 낮은 정적 에너지 소모량을 가지고 있기 때문에 lookup table로 활용하기 적합하다고 볼 수 있다. 그러나 RCAM은 한 쌍의 저항 변화 소자로 하나의 bit를 표현하기 때문에 (0.5bit/switch) resistive random access memory (1bit/ switch)에 비해 낮은 컨텐츠 밀도를 가지고 있다. 본 논문에서는 combination-encoding CAM (CECAM)이라 불리는 새로운 종류의 RCAM을 제시하였다. N-CECAM은 N개의 높은 저항 상태를 가지는 소자와 N개의 낮은 저항 상태를 가지는 소자를 하나의 유닛으로 구성하고. 이 소자들의 조합을 통해 높은 컨텐츠 밀도를 달성할 수 있었다. (N=10일 경우 0.85 bit/switch). CECAM의 핵심은 n-bit의 search key를 2N 자리의 이진 key로 인코딩하는 알고리즘과 반대로 디코딩 알고리즘을 구성하는 것이다. 본 논문에서는 CECAM에 적합한 인코딩 알고리즘과 디코딩 알고리즘 및 이 알고리즘들에 대한 회로 역시 구성하였다.

Resistance switch array is a strong contender for next-generation memory. A resistance switch has low resistance state or high resistance state. Switching between states are stimulated by electric signal such as application of voltage or current. With crossbar array configuration, resistance switch array reaches to high integration density of 4F2 where F means minimum feature size. Analog resistance switches are also have been proposed, but most of them need very precise control of conductance. Additionally, at least one of their potentiation or depression is non-linear to pulse number (or pulse length). Resistance switch array is also able to realize matrix-vector multiplication, or parallel operation. In other words, the current response to an applied input voltage vector naturally captures the conductance matrix-voltage vector multiplication. Simulating resistance switch array is an efficient method to analyze its property. The most popular simulation uses Newton-Raphson methods for resistance array simulation, but this method consumes large calculation costs. As an alternative, an artificial neural network was applied for the resistance switch simulation. An artificial neural network was utilized in the behavior inference of a random crossbar array (10 × 9 or 28 × 27 in size) of nonvolatile binary resistance-switches (in a high resistance state (HRS) or low resistance state (LRS)) in response to a randomly applied voltage array. The employed artificial neural network was a multilayer perceptron (MLP) with leaky rectified linear units. This MLP was trained with 500,000 or 1,000,000 examples. For each example, an input vector consisted of the distribution of resistance states (HRS or LRS) over a crossbar array plus an applied voltage array. That is, for a M × N array where voltages are applied to its M rows, the input vector was M × (N+1) long. The calculated (correct) current array for each random crossbar array was used as data labels for supervised learning. This attempt was successful such that the correlation coefficient between inferred and correct currents reached 0.9995 for the larger crossbar array. This result highlights MLP that leverages its versatility to capture the quantitative linkage between input and output across the highly nonlinear crossbar array. Additionally, MLP accelerates simulation 8 times faster compared to Newton-Raphson method. With its availability of parallel operation, resistance switch array is used in various parts of neuromorphic hardware, which aims to synthesize hardware mimicking neural networks. The typical application of resistance switch array is an artificial synapse array. Because matrix-vector multiplication in resistance switch array is similar to that in neural network, neuromorphic hardware can be accelerated by implementation of a resistance switch array as an artificial synapse array. In this paper, a learning algorithm suitable for binary resistance switch array is proposed. This algorithm is referred to as the Markov chain Hebbian learning algorithm. The algorithm pursues efficient use in memory during training in that: 1) the weight matrix has ternary elements (−1, 0, 1) and 2) each update follows a Markov chain—the upcoming update does not need past weight values. Additionally, the ternary synaptic units are easily realized by a pair of resistance switches, so that the Markov chain Hebbian learning algorithm is appropriate for training binary resistance switch array used as synapse array. The algorithm was verified by two proof-of-concept tasks: image (MNIST and CIFAR-10 datasets) recognition and multiplication table memorization. Particularly, the latter bases multiplication arithmetic on memory, which may be analogous to humans mental arithmetic. The memory-based multiplication arithmetic feasibly offers the basis of factorization, supporting novel insight into memory-based arithmetic. Another application is using a resistance switch array as a content-addressable memory (CAM) as lookup table (LUT) in topology block. The LUT stores the entire connectivity among neurons. When a spike occurs from a neuron, the topology block searches the LUT and finds the destination neurons and synapses to update. Resistance switch-based CAM (RCAM) satisfies fast search ability, high integration density and low static energy consumption, and thus it is appropriate for LUT. RCAM, however, has a low data density due to the use of a pair of resistance switches for a single bit of contents (0.5 bit/switch) in comparison with resistive random access memory (1 bit/switch). In this paper, we propose a new type of RCAM referred to as combination-encoding CAM (CECAM). In N-CECAM, a single unit consists of N high and N low resistance state switches whose combination collectively represents binary contents, yielding a data density of approximately 0.85 bit/switch when N = 10, for instance. The key to CECAM is the encoding of an n-bit search key as a 2N-digit key and its decoding. To this end, we propose a simple algorithm for encoding and decoding and its implementation in digital circuitry.