Elmore Metric을 이용한 전력 공급 네트워크의 동적 전압 강하 추정

Abstract

Elmore metric 으로 간소화한 파워 네트워크 시스템과 회로 동작을 모사한 PWL(삼각파형) 입력 전류를 이용해 동적 과도 전압 강하를 예측한다. 전력 무결성 검증을 위한 보편적으로 이용되는 full-chip 시뮬레이션 파워 네트워크와 하위 회로를 분할하여 관찰한다. 시스템에 해당하는 mesh 구조의 파워 네트워크에서 노드 간 전달 함수를 1차로 근사하고, 하위 회로에서의 스위칭 동작을 반영한 과도 전류(transient current) 를 PWL 형태로 모사한다. 이 두 근사 모델을 이용해 동적 과도 전압을 exponential 형태로 표현한다. 이때 유도된 수식은 중첩(superposition) 형태로 병렬 연산으로 연산의 효율을 극대화한다.

과도 전압 강하의 하한 범위 또한 수식적으로 풀어내어, 추정 값을 보다 pessimistic 하게 관찰할 수 있다. Y-∆ 변환을 이용해 mesh 구조의 파워 네트워크에서 저항 행렬이 갖는 diagonally-dominant 속성을 보이고, 이를 활용해 전압 강하의 하한 범위를 유도하였다.

IBM/ISCAS benchmark 를 이용해 SPICE 시뮬레이션 대비 최대 속도 이득 7.75 배에서 rms 오차 1% 이하의 정확도를 얻어 제안한 방법론의 효용성을 검증하였다. 또한 과도 전압 강하를 개선하기 위한 디커플링 커패시터 삽입 혹은 파워 패드 위치 조정 등을 빠르게 테스트하는데 이용할 수 있다.

Dynamic transient voltage drops predicted using the simplified power network system by Elmore metric and PWL(triangular waveform) input current reflecting circuits switching activities. For power integrity verification, instead of the commonly used full-chip simulation, we divide the power network and sub-circuits. The transfer function of mesh structure power network is approximated by first order and transient current reflecting the switching operation is approximated in PWL form. Using these two approximate models, the dynamic transient voltage is expressed in exponential form. The derived equation maximizes efficiency through parallel operation with superposition type expression. The lower bound also be derived to observe the estimated value more pessimistically. The diagonally-dominant characteristics of the resistance matrix in mesh-structured power network are shown using Y-∆ transformation. With benchmark, the proposed methodology has a speed-gain of up to 7.75 times and an accuracy of less than 1% rms error at 7.75 times compared to SPICE simulation. It can also be used to quickly test the insertion of decoupling capacitor or adjustment of the power pad position to improve transient voltage drop.