A DESIGN OF ON-CHIP EYE OPENING MONITOR AT MEMORY FOR INTERFACE TESTING

Abstract

This paper begins with a discussion on high-speed memory interfacing between DRAM memory and the controller. As the standards for DRAM memory become significantly strict and stringent, reliability between memory controllers and memory has become an important topic between companies. Memory and memory controller manufacturers and customers attempt to minimize confusion between each other based on standard specification such as the JEDEC specification but conducting all the tests between every controller and DRAM have severe constraints and is almost impossible. In addition, when a problem occurs, unless all performances are monitored to test to correct the problematic part, it will proceed rather indirectly or it will be dependent on modeling. As the market need for high-speed in DRAM is on the rise, a quick testing method on the DRAM side for the signal quality, which is most important at high-speed, is deemed necessary. Therefore, this paper proposes a monitoring structure that applies the conventional receiver equalizer on the memory side for a memory interface at high speed and explains the test method. Based on the assumption that back data closely associated with certain channels, and Inter-Symbol Interference is produced later on and as with the data of statistical significance like bit error rate 10-12, if values for MER can be redefined via mutual agreements, verification process is expected to be much more reliable.

본 논문은 DRAM 메모리와 컨트롤러 사이에 high-speed memory interfacing에 대한 고찰로부터 시작된다. 현재 DRAM 메모리에 대해 규격이 매우 엄격해져감에 따라 메모리 컨트롤러와 메모리 간에 신뢰성이 회사 간에 중요한 화두로 자리 잡고 있다. 메모리와 메모리 컨트롤러 제조사들 및 구매자들 간에 이미 JEDEC specification과 같은 표준 규격에 의거하여 서로간에 혼선되는 부분을 최소화 하지만, 실제 모든 테스트를 모든 컨트롤러와 DRAM 간에 진행하기에는 제약이 따른다. 또한 문제가 발생할 경우 문제가 되는 부분을 바로잡기 위해 test 하기에 모든 performance를 monitoring 하지 않는 이상 직접적인 test보다 간접적으로 유추하거나 modeling에 의존하여 진행한다. 따라서 DRAM의 시장 요구 속도가 고속으로 가고, 이에 따라 고속에서 가장 중요한 signal quality를 DRAM side에서 빠르게 testing 하는 방법이 필요하다. 따라서 본 논문에서 고속에서의 memory interface만을 위한 memory side에서의 기존 receiver equalizer를 응용한 monitoring 구조에 대해 제안하고 test 방법에 대해 서술한다.