Charge-storage synapse using In-Ga-Zn-Oxide Thin Film Transistor for training Deep Neural Network

Abstract

실리콘 트랜지스터와 커패시터를 활용한 CMOS 기반의 전하 저장형 시냅스 구조는 비휘발성 소자 기반 저항 변화형 시냅스 구조 대비 선형적이고 대칭적인 가중치 업데이트가 가능해 딥 뉴럴 네트워크(DNN) 온 칩 학습용 가속기 시냅스 요구사항을 만족하여 소프트웨어 수준의 학습 정확도를 달성하였음이 알려져 있다. 하지만 CMOS 기반의 시냅스는 트랜지스터 누설전류로 인해 학습된 가중치를 잃어버리게 되면 학습 정확도가 하락하는 문제를 가지고 있어 커패시터 크기 축소가 어렵다. 이번 연구에서는 누설전류가 낮은 IGZO TFT를 활용하여 선형적이고 대칭적 가중치 업데이트 특성을 가지도록 새로운 구조의 전하저장형 시냅스를 제안하고, 제작하였다. 또한 합리적인 커패시터 면적 축소가 가능한 IGZO TFT 누설전류 수준을 제안하고 제작한 소자의 실력치와 비교하였다. 그 결과 IGZO TFT를 활용한 2T-1C 구조에서 3mV/step Depression 동작을 검증했고, 제작한 IGZO TFT의 누설전류 수준이 ~2.5x10-16A/um임을 확인하였다. 그리고 IGZO TFT를 사용한 5T-1C 시냅스 구조에서 100 레벨의 Potentiation 및 Depression 동작을 검증하였다.

The CMOS-based charge storage synapse structure using silicon transistors and capacitors enables linear and symmetric weight updates, unlike the non-volatile element-based resistance-variable synaptic structure. It is known that a level of learning accuracy has been achieved. However, the CMOS-based synapse has a problem in that the learned weights are lost due to the leakage current of the transistor, so the learning accuracy decreases, thus it is difficult to reduce the size of the capacitor. In this study, a charge storage type synapse with a new structure was proposed and fabricated using an IGZO TFT with low leakage current to have a linear and symmetric weight update characteristic. In addition, the IGZO TFT leakage current level, which can reduce the area of a reasonable capacitor, was proposed and compared with the capability of the manufactured device. As a result, 3mV/step depression operation was verified in the 2T-1C structure using IGZO TFT, and the leakage current level of the manufactured IGZO TFT was confirmed to be ~2.5E-16A/um. And 100-levels of potentiation and depression operations were verified in 5T-1C synaptic structures using IGZO TFT.