Carbon-based diffusion barrier for Copper metallization

Abstract

IC 집적회로가 무어의 법칙에 따라 점차 고집적화 됨에 따라, front-end의 트랜지스터 영역은 물론 IC 소자 내 back-end 인터커넥트의 배선폭도 수십 nm 이하로 급격히 줄어들게 되었다. 이로 인해 인터커넥트 단의 RC delay가 크게 증가하여 현재는 IC 소자 전체의 latency를 결정하는 요소로 거론되고 있다. 따라서 차세대 로직 소자의 지속적인 미세화를 위해서는 높은 수준의 전류를 지연없이 전달할 수 있는 새로운 형태의 인터커넥트 구조 및 소재의 개발이 반드시 요구된다 할 수 있다. 현재 대부분의 반도체 소자 양산공정에 적용되고 있는 구리 인터커넥트 구조는 1990년대 중반 IBM에서 최초로 제시되었으며, 현행 5 nm technology node는 물론 4 nm technology node이하의 차세대 공정에서도 꾸준히 활용될 전망이다. 구리 인터커넥트 구조는 필연적으로 구리 확산방지막을 요구하게 되는데, 이는 구리가 인접한 실리콘 혹은 절연층으로의 높은 확산계수를 가지고 확산되기 때문이다. 인터커넥트 구조의 배선폭이 급격하게 감소함에 따라 기존에 구리 확산방지막으로 활용되던 수 nm 수준의 TaN 박막이 그 한계를 맞이하게 되었고, 원자 한 층 수준의 두께를 가지는 이차원 물질들이 기존 TaN 박막을 대체할 수 있는 차세대 구리 확산방지막으로 제시되고 있다. 그 중에서도 그래핀의 경우 탄소 원자의 반데르발스 반지름을 고려할 때 외부 분자가 통과할 수 있는 구조적 포어 지름이 0.064 nm 수준에 불과하여 높은 구리 확산방지 특성을 기대할 수 있으며, 이차원 물질의 특성 상 원자 한 층 수준의 매우 얇은 두께를 가진다. 또한 구리와 화합물을 형성하지 않음과 동시에 극히 낮은 용해도를 가지고 있으며, 투명전극으로 활용될 만큼 낮은 비저항을 가지고 있어 차세대 구리 확산방지막으로써 큰 장점을 가진다고 할 수 있다. 본 논문에서는 이러한 그래핀의 실제 구리 확산방지막 적용을 위한 결함제어, 그리고 반도체 공정 적합성이 확보된 1 nm 수준의 비정질 탄소막의 증착 및 그 구리 확산방지 특성에 대해 논하였다. 제2장 ~ 제4장에서는 그래핀에 존재하는 마이크로 혹은 매크로 수준의 결함제어 및 그 응용에 대해 논하였다. 비교적 높은 수준의 결정성을 가지는 것으로 알려진 화학기상증착법을 통해 합성된 그래핀 박막의 경우에도 그 합성과 전사 과정에서 정공, 결정립계, 균열 등 다양한 형태의 결함을 가지게 된다. 이러한 그래핀 내 결함들은 그래핀의 이차원 구조를 고려할 때, 구리의 빠른 확산경로가 되어 구리 확산방지 특성을 저해하게 된다. 제2장에서는 원자층증착법을 통해 Indium 기반 투명전극의 증착에 대해 연구하였다. 원자층증착법의 주요한 공정 파라미터 중 하나인 이중층 주기 (bilayer period)에 따른 IZO(In-Zn-O) 박막의 물성을 평가하였다. 제3장에서는 이러한 Indium 기반 산화물 박막과 그래핀 층의 복합체를 형성하여, 그래핀 내 존재하는 다양한 형태의 결함을 제어하였다. 이러한 결함제어과정을 통해 4인치 수준의 대면적 상에서 매우 높은 면저항 균일도를 가지는 그래핀 기반 투명전극을 제조할 수 있음을 확인하였다. 제4 장에서는 그래핀에 Ru (Ruthenium) 원자층증착법을 적용함으로써 그래핀의 결함부분에만 Ru을 선택적으로 증착시켰으며, 이를 통해 그래핀의 결함을 제어하였다. Ru으로 결함이 치유된 그래핀의 구리 확산방지 특성이 향상되는 것을 TDDB (time-dependent dielectric breakdown) 테스트를 통해 확인하였으며, 이차원 물질이 적용된 TDDB 시스템 상에서의 field dependent model을 1D flux model을 통해 제시하였다. 이를 통해 Ru 원자층증착법 적용시 구리가 그래핀 박막을 통과하는데 필요한 활성화에너지와 유효 확산방지막 두께가 증가함을 규명하였다. 추가적으로 Ru으로 결함이 치유된 그래핀 확산방지막의 전기전진(electromigration) 신뢰성과 확산방지막 자체의 전도도 향상을 확인하였다. 제5 장에서는 그래핀의 반도체 공정 적합성을 개선하기 위해 고분자의 그래프팅(grafting)과 탄화(carbonization)을 활용하여 1 nm 수준의 비정질 탄소막 증착 공정을 제시하였다. 그 결과 2.7 kg/mol의 분자량을 가지는 폴리스타일렌 (Polystyrene)의 그래피팅 및 탄화를 통해 두께 0.8 nm 수준의 균일한 비정질 탄소막 구리 확산방지막을 인터커넥트 트렌치 구조에 형성할 수 있음을 확인하였다. 이렇게 합성된 비정질 탄소막의 구리 확산방지 특성을 TDDB 테스트를 통해 확인한 결과, 2 nm 이하의 두께에서 기존 TaN 확산방지막에 비해 더욱 뛰어난 구리 확산방지 특성을 가짐을 규명하였다.

As the challenges in aggressive scaling of the IC (integrated circuit) technology following Moores law, the wire width of the back-end-of-line (BEOL interconnects) has been drastically reduced to less than tens of nm. As the RC delay of the interconnect has skyrocketed due to the scaling, it is being discussed as a crucial factor determining the latency of the entire IC device. Accordingly, there is an urgent need to find a viable solution for back-end-of-line (interconnects) that can transfer high current density with an acceptable level of RC delay. The Cu interconnect, which was firstly proposed by IBM in the mid-1990s, has been adapted to most of the back-end-of-line interconnect of semiconductor manufacturing processes. It is expected to be continuously applied to not only the current 5 nm technology node, but also the next generation technology nodes. This Cu interconnect inevitably requires a Cu diffusion barrier because Cu ions easily diffuse into adjacent Si or IMD (intermetal dielectric) with a relatively high diffusivity. As the wire width of the Cu interconnects has rapidly decreased less than 20 nm, the conventional TaN Cu diffusion barrier with a thickness of a few nm now faces an extreme challenge due to its 3D nature. On the other hand, two-dimensional (2D) materials, such as graphene, MOS2, hexagonal Boron nitride (h-BN) can be atomically thin. Therefore, intensive research has been carried out to imply these 2D materials as a next generation Cu diffusion barrier. Previous results have suggested that 2D materials have promising Cu diffusion barrier properties, which encourages integrating these novel materials into state-of-the-art technologies. However, several key issues, such as defect modulation and back-end-of-line (BEOL) process integration issues, still hinder implicating of 2D materials as a Cu diffusion barrier. In this dissertation, we cover the opportunities and challenges of 2D carbon-based materials as a Cu diffusion barrier and address a way to process integration for semiconductor manufacturing. These challenges are divided into 1) defect modulation of chemical vapor deposition (CVD) graphene and 2) BEOL process integration of carbon-based materials. In chapters 2-4, we covered the modulation of micro- and nanometer-scale defects in CVD-graphene by various approaches. Even in the case of graphene grown by chemical vapor deposition, which is known to have a relatively high level of crystallinity, various types of defects such as pinholes, grain boundaries, and cracks occur during the synthesis and transfer process. Considering the 2-D nature of graphene sheet, these defects in graphene should be a fast diffusion path for Cu and hinder Cu blocking performance of graphene barrier severely. In chapter 2, we investigated the effects of the bilayer period of atomic layer deposition of In-Zn-O transparent conducting oxide thin film. Here, the bilayer period is defined as the total number of ALD cycles in one supercycle. We show that the bilayer period of ALD determines whether deposited film exhibits a well-blended or layered structure and makes enormous discrepancies in phase evolution and following the physical properties of the film. In chapter 3, we propose a way to compensate for microscale defects in CVD-graphene by hybridization of CVD-graphene and transparent conducting oxide thin film, which is ALD-In2O3 in this case based on the results from the above chapter. We prepared graphene-In2O3 bilayer (GI-bilayer) and systematically investigated its electrical and optical properties. Excellent areal-uniformity of the electrical properties (standard deviation of sheet resistance: 12 Ω/sq) of GI-bilayer (7 × 7 cm2) clearly demonstrated that various defects in CVD graphene are well compensated by homogeneously deposited In2O3 underlayer. In chapter 4, atomic layer deposition (ALD) of Ru on CVD-graphene is introduced to patch defects in CVD-graphene, and following Cu blocking performance was evaluated by time-dependent-dielectric-breakdown (TDDB) test. ALD-Ru on CVD graphene shows selective deposition behavior, namely stuffing defects in graphene, and this defect stuffed CVD-graphene shows greater Cu blocking performance. Novel E-model was proposed based on 1-D flux model and implicated to estimate activation energy and effective barrier thickness for Cu+ ion to pass through the graphene diffusion barrier. In addition, electromigration (EM) reliability and enhancement in electrical conductivity of barrier itself are also investigated by agglomeration behavior of Cu on the barrier film and evaluating surface energy. Finally, in chapter 5, the ultrathin amorphous carbon layer with the thickness of sub-1-nm is proposed as a next generation Cu diffusion barrier. This study focuses on the BEOL process integration issue of carbon-based materials. Conformal deposition of the amorphous carbon layer on the dielectric substrate was accomplished by grafting and following carbonization of hydroxyl group terminated polystyrene (PS-OH) polymer. Carbonization conducted under BEOL compatible temperature of below 460oC resulted in a uniform 1-nm-thick amorphous carbon layer on SiO2 substrate. Time-dependent-dielectric-breakdown (TDDB) test evaluated that this amorphous carbon layer exhibited superior Cu blocking performance than the conventional TaN diffusion barrier under the thickness of 2 nm regime. Extrapolation of a dielectric lifetime under normal device operating conditions (~ 1 MV/cm, 100~150 oC) showed that this novel amorphous carbon layer is expected to exhibit 3-5 order of longer time to failure compared to conventional ALD-TaN diffusion barrier.