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Design of Low power transceiver with post-1 tap cancellation CTLE for DRAM interface : DRAM interface를 위한 post-1 tap 제거 CTLE가 포함된 저전력 송수신기의 설계

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Authors

남인우

Advisor
최우석
Issue Date
2023
Publisher
서울대학교 대학원
Keywords
memory interfacetransceiverISICTLEactive inductor
Description
학위논문(석사) -- 서울대학교대학원 : 공과대학 전기·정보공학부, 2023. 8. 최우석.
Abstract
In the 20 years between the release of the DDR SDRAM standard in 2000 and the release of the DDR5 SDRAM standard in 2020, the bandwidth of DRAM increased by a factor of 40. The rate of bandwidth growth is accelerat-ing, which raises the importance of more space- and power-efficient high-speed interface circuits in memory cells that occupy limited space.
In this paper, a high-speed transmitter and receiver for memory interfaces is proposed. Typically, DFEs used at the receiving end of memory interfaces re-quire additional hardware area and power consumption due to time constraints in the first loop during high-speed operation. In this paper, this problem is solved by proposing a method to remove post-1 cursor through over-equalization of CTLE, and DFE removes only post-2 cursor ISI. In the process, the circuits of the transmitter driver, CTLE, and active inductor were studied.
The transceiver circuit utilizing the CTLE with the proposed active inductor was fabricated in a 28-nm CMOS process and occupied an area of 0.014 mm2. In the operation of transmitting and receiving 10 Gb/s data, the transmitter and receiver combined consumed 25.45 mW of power, and all core circuits main-tained stable operation regardless of variations in process, supply voltage, and temperature.
2000년 발표된 DDR SDRAM standard로부터 2020년 발표된 DDR5 SDRAM standard까지 20년 간 DRAM의 대역폭은 40배 증가하였다. 대역폭 증가 속도는 점점 빨라지고 있으며, 이에 따라 한정된 공간을 점유하는 메모리 셀에서 보다 공간, 전력 효율적인 고속 인터페이스 회로의 중요성이 대두되고 있다.
이 논문에서는 메모리 인터페이스를 위한 고속 송수신기를 제안하였다. 일반적으로 메모리 인터페이스 수신단에서 사용되는 DFE는 고속 동작 시 첫 번째 루프의 시간 제약 문제로 추가적인 하드웨어 면적 및 전력 소모를 요구한다. 논문에서는 이 문제점을 CTLE의 over-equalization을 통해 post-1 cursor를 제거하고, DFE는 post-2 cursor ISI만을 제거하는 방식을 제안함으로써 해결하고자 하였다. 그 과정에서, 송신기 driver, CTLE, active inductor 등의 회로에 대한 연구가 진행되었다.
제안된 active inductor를 포함한 CTLE를 이용하는 송수신기 회로는 28-nm CMOS 공정으로 제작되었으며 0.014mm2의 면적을 차지하였다. 10Gb/s 데이터를 송수신하는 동작에서 송신기, 수신기를 합해 25.45mW의 전력을 소모하였으며, 모든 핵심 회로들이 공정, 공급전압, 온도 등의 변동에도 관계 없이 안정적인 동작을 유지하였다.
Language
eng
URI
https://hdl.handle.net/10371/196420

https://dcollection.snu.ac.kr/common/orgView/000000178025
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