Design Techniques for Clock Generation and Recovery in Serial Interface

Abstract

이 논문에서는 SerDes 의 클로킹 시스템과 관련된 일반적인 문제에 대해 간략히 설명합니다. 이것은 송신기에서 클록 생성을 위한 위상 잠금 루프(PLL) 기반 클록 드라이버와 수신기에서 클록 및 데이터 복구(CDR) 회로를 제안합니다. 이 논문은 주파수 합성을 위한 넓은 주파수 튜닝 범위 LC 공진기를 제안하여 빠르게 타겟 주파수에 도착합니다. 레퍼런스가 없는 동작을 위해, 확률에 기초한 주파수 취득 방식이 Baud-rate CDR에 구현되었습니다. 또한 이 논문은 펄스 진폭 변조 (PAM)-4 시그널링을 실현하는 레퍼런스 클록을 사용하는 Baud-rate CDR 을 제시합니다. 먼저 넓은 주파수 튜닝 LC 오실레이터가 있는 디지털 PLL (DPLL) 기반 클록 드라이버를 소개합니다. 클록 드라이버는 8 형 인덕터 구조를 채택하여 1 개의 컴팩트한 영역에서 넓은 FTR 을 위한 3 가지 모드 스위칭을 구현한다. 분석은 컴팩트한 스택된 인덕터 레이아웃을 보여줍니다. 또한 클록 드라이버는 고속 푸리에 변환 (FFT) 알고리즘을 사용하여 빠른 주파수 획득을 실현하고 뱅뱅 위상 및 주파수 검출기 (BB-PFD) 및 디지털 컨버터 (TDC) 를 사용하는 기존 PLL 에 비해 잠금 시간을 크게 단축합니다. 구현된 클록 드라이버는 낮은 지터, 넓은 FTR 및 고속 주파수 획득을 검증하는 40nm CMOS 기술로 제조됩니다. 제시된 LC 발진기는 -118.5 dBc/Hz 에서 -124.7 dBc/Hz 의 위상 잡음을 달성하고 FoMT 에서 173.5 dBc/Hz 에서 181.5 dBc/Hz 및 196 dBc/Hz 에서 204 dBc/MHz 의 성능을 달성합니다. 클록 드라이버는 0.82 - 4.1 GHz 범위의 클록 주파수를 생성하여 133%의 주파수 튜닝 범위을 달성합니다. 클록 드라이버는 4GHz 출력 클록 주파수에서 84.64fs 의 제곱 평균 제곱근 (RMS) 지터를 달성하여 -249.1 dB 의 FoMRMS 를 나타냅니다. 또한, 종래 기술에서는 2.27 ms 걸려 있던 주파수 획득 시간을 0.99 μ s 로 단축하여 주파수 취득의 고속화를 증명했다. 이 논문에서는 두 번째 구현으로 확률론 기반 위상 및 주파수 검출을 사용하는 레퍼런스가 없는 Baud-rate CDR 을 제안합니다. 이것은 확률 기반 위상 및 주파수 검출기 (PFD)를 사용하는 14 - 28 Gb/s 레퍼런스가 없는 Baud-rate CDR 을 제안합니다. 다양한 데이터 패턴의 히스토그램 기반 상관관계를 활용하여 구한 최적의 가중치를 가진 PFD 는 위상 및 주파수 감지를 제공합니다. 레퍼런스가 없는 Baud-rate CDR 은 데이터 샘플과 적분기에서 얻은 위상 오류 샘플을 사용합니다. 제안된 CDR 은 Nyquist 주파수에서 4.7dB 의 데이터 손실 채널 하에서 연속 시간 선형 이퀄라이저 (CTLE)를 사용하여 최대 28 Gb/s 의 데이터 속도를 달성합니다. 28nm CMOS 기술로 제조된 제안된 CDR 은 10-12 미만의 비트 오류율 (BER)과 1.06 pJ/b 의 에너지 효율을 제공합니다. 마지막으로 구현된 회로는 다중 레벨 시그널링에 적합한 Baud-rate CDR 구조의 약 48 Gb/s PAM-4 수신기이다. 수직 아이 마진과 메인 커서 대 프리 커서 비율 사이의 연관성을 도출함으로써 제안된 Baud-rate 위상 검출기는 프리 커서를 조정하고 목표 수직 아이 오프닝에서 잠금 포인트를 찾습니다. 따라서 Baud-rate 위상 검출기는 포스트 커서 h1 이 제거된 적응 결정 피드백 이퀄라이저 (DFE)와 함께 사용할 때 고유 한 잠금 지점을 제공합니다. 그렇지 않으면 기존 Mueller-Müller PD 처럼 잠금 지점이 드리프트 될 수 있습니다. 또한 DFE 의 가산기 부하는 기존의 RS 래치와 관련된 지연이 추가되는 NRZ 출력 대신 RZ 샘플러 출력 을 채택하여 DFE 의 입력 부하를 줄입니다. 이렇게. 40nm CMOS 기술로 제작된 프로토타입 칩은 아날로그 프런트 엔드, 위상 회전자, 현재 디지털/아날로그 컨버터 및 합성 가능한 디지털 로직으로 구성되며 총 활성영역은 0.24mm2 입니다. 제안된 PAM-4 수신기는 48 Gb/s 에서 10-11미만의 BER 을 달성하고 2.42 pJ/b 의 에너지 효율을 제공합니다.

This dissertation outlines the clocking system within SerDes and associated common issues. It proposes a phase-locked loop (PLL)-based clock driver for clock generation in the transmitter and clock and data recovery (CDR) in the receiver. The thesis suggests a wide frequency tuning range (FTR) LC resonator for frequency synthesis, which achieves fast frequency acquisition. For reference-less operation, a stochastic based frequency acquisition scheme is implemented in a Baud-rate CDR. Additionally, this dissertation presents a Baud-rate CDR with a reference clock, which achieves pulse amplitude modulation (PAM)-4 signaling. Initially, a digital-PLL (DPLL) based clock driver with a wide FTR LC oscillator is presented. The clock driver employs an 8-shaped inductor structure to implement three mode-switchings for wide FTR in one compact area. The analysis demonstrates the compact inductor-stacked layout. Furthermore, the clock driver achieves fast frequency acquisition by using a fast Fourier transform (FFT) algorithm, reducing the lock time significantly compared to the conventional PLL that uses a bang-bang phase and frequency detector (BB-PFD) or time-to-digital converter (TDC). The prototype is fabricated in a 40-nm CMOS technology verifying low-jitter, wide FTR, and fast frequency acquisition. The presented LC oscillator achieves a phase noise of -118.5 dBc/Hz to -124.7 dBc/Hz, achieving the figure of merit (FoM) from FoMT from 173.5 dBc/Hz to 181.5 dBc/Hz and 196 dBc/Hz to 204 dBc/Hz, respectively. The clock driver generates a clock frequency ranging from 0.82 to 4.1 GHz, achieving an FTR of 133%. The clock driver achieves a root mean square (RMS) jitter of 84.64 fs at 4 GHz output clock frequency, showing FoMRMS of -249.1 dB. Furthermore, the proposed clock driver reduces the settling time requiring only 0.99 μs, whereas it requires 2.27 ms in conventional techniques, thus verifying fast frequency acquisition. The dissertation proposes a reference-less Baud-rate CDR with a stochastic-based phase and frequency detection for the second implementation. It proposes a 14 - 28 Gb/s reference-less Baud-rate CDR that uses a stochastic-based phase and frequency detector (PFD). The PFD with the optimum weight through histogram-based correlation of various data patterns achieves phase and frequency detection. The referenceless Baud-rate CDR utilizes data samples and phase error samples obtained from the integrator. The proposed CDR achieves a data rate of up to 28 Gb/s employing a continuous-time linear equalizer (CTLE) under a 4.7-dB data loss channel at Nyquist frequency. Fabricated in 28-nm CMOS technology, the proposed CDR achieves a bit error rate (BER) of less than 10-12 and an energy efficiency of 1.06 pJ/b. The final embodiment is about a 48 Gb/s PAM-4 receiver with a Baud-rate CDR suitable for multi-level signaling. By deriving the association between the vertical eye margin and the ratio of the main cursor to the pre-cursor, the proposed Baud-rate phase detector (BRPD) adjusts the pre-cursor and finds the lock point with targeted vertical eye-opening. Thus, the BRPD offers a unique lock point when used with an adaptive decision feedback equalizer (DFE) where post-cursor h1 is removed. Otherwise, the lock point could drift with the conventional Mueller-Müller PD. Furthermore, a summer loading of the DFE reduces the input loading of the DFE by embracing the RZ sampler output instead of the conventional NRZ output adding to the delay associated with an RS latch. A prototype chip fabricated in 40 nm CMOS technology consists of an analog front end, a phase rotator, a current digital-to-analog converter, and synthesizable digital logic, occupying a total active area of 0.24 mm2. The proposed PAM-4 receiver achieves a bit-error rate (BER) of less than 10-11 at 48 Gb/s and offers an energy efficiency of 2.42 pJ/b.