Switched Capacitor 구조를 활용한 세분화 된 RDAC을 기반한 SAR ADC의 설계 및 분석

Abstract

본 논문에서는 세분화 된 저항 digital-to-analog converter 구조와 switched capacitor 구조를 활용해 더 적은 면적으로 동일한 resolution을 얻을 수 있는 successive approximation register analog-to-digital converter의 세분화 된 RDAC의 저항 mismatch가 회로에 주는 영향을 분석하여 수정하고 이를 기반으로 설계 된 SAR ADC를 제안한다. 기존의 저항 string ladder DAC은 monotonicity 관점에서 장점이 있지만 설계하고자 하는 비트의 수가 증가 할 때 마다 DAC 크기가 2배로 증가 한다. 이는 전체 회로의 크기에 크게 영향을 미치기 때문에 효율적으로 DAC의 크기를 줄이는 것이 설계 관점에서 매우 중요하다. 본 논문에서는 switched capacitor, MSB와 LSB를 나누어 활용한 세분화 된 저항 DAC을 활용하여 분배 된 비트의 비율을 맞추어 세분화 구조를 설계 하였다. 이 때 저항 DAC의 저항 mismatch에 의한 differential non-linearity(DNL) 및 integral non-linearity(INL)의 결과를 분석 하였으며, linearity 기능 저하를 줄이기 위해 세분화 된 저항 DAC의 MSB array와 LSB array의 비율의 구성 방법을 수정하여 제안 된 DAC의 성능이 향상되었음을 DNL 및 INL 시뮬레이션을 통해 증명하였다. 시뮬레이션 결과 제안 된 mismatch를 보완한 세분화 된 저항 DAC 구조는 missing code가 발생하지 않으며, DNL은 +0.252/-0.374 LSB의 결과를 얻었으며 INL 또한 +1.357/-1.456 LSB의 결과를 확인하였다. 전체 면적은 0.3489mm2 이며, 5V 아날로그 공급 전압, 1.55V 디지털 공급 전압에서 9.94mW의 전력을 소모한다.

This paper analyzes the effect of resistor mismatch on the circuit of a segmented resistor digital-to-analog converter of a successive approximation register analog-to-digital converter which can achieve an identical resolution with a lesser area consumption by using the segmented RDAC and switched capacitor structure. Based on the analysis and modification of resistor mismatch, this paper proposes linearity-improved SAR ADC. Although the conventional resistor string ladder DAC has advantages from a monotonicity perspective, its DAC size increases twice as the number of bit increases. This has a great impact on the overall size of the circuit, which makes it very important to efficiently reduce the size of the DAC from the design perspective. In this paper, a segmented resistor DAC utilizing a switched capacitor is used to match the distribution ratio of the segmented bits and construct the segmentation structure. The results of the differential non-linearity and integral non-linearity caused by the resistor mismatch of the resistor DAC are analyzed. The performance of the segmented DAC was improved by modifying the configuration of the MSB array and the LSB array of the segmented resistor DAC in order to reduce the degradation of linearity. The ramp simulation results demonstrate that the proposed structure with mismatch improvement does not incur missing code while exhibiting a DNL of +0.252/-0.374 LSB and INL within +/-1.5 LSB. The total area of the DAC is 0.3489mm2, and the total power consumption is 9.94mW with an analog supply voltage of 5V and a digital supply voltage of 1.55V.